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答案是“因为它是”。
由于TTL（和DTL和RTL）逻辑的功率优势，设备（和单元）的复位传统上一直处于低电平状态。 30多年来一直没有被主流使用的半导体类型。 然而，尽管30年前主动低复位的根本原因消失了，但设计人员仍然坚持主动低复位的概念，主要是因为没有人质疑为什么我们以某种方式做事。 有效的低复位已经过时。 它们在CMOS技术中绝对没有优势，而且它们总是容易出错（在职业生涯的某些时候，每个人在将另一个条件与低电平有效信号组合时，会偶然使用AND而不是OR - 反之亦然 ）。 Xilinx最终决定结束这一步并消除RST输入到片上的可选反相器 - 加入我所拥有的（多年来）开玩笑称为“根除无用的低电平有效信号的社会”。 从FPGA的角度来看，这会从切片中移除配置位和MUX - 这会减小面积，从而降低FPGA的成本（无可否认的是TINY TINY数量）。 不幸的是，30年的时间不长，设计师抱怨需要使用高电平有效复位，因此对于UltraScale架构，可选的逆变器又回来了......也许在未来30年我们将准备好让这一切...... Avrum 在原帖中查看解决方案 |
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答案是“因为它是”。
由于TTL（和DTL和RTL）逻辑的功率优势，设备（和单元）的复位传统上一直处于低电平状态。 30多年来一直没有被主流使用的半导体类型。 然而，尽管30年前主动低复位的根本原因消失了，但设计人员仍然坚持主动低复位的概念，主要是因为没有人质疑为什么我们以某种方式做事。 有效的低复位已经过时。 它们在CMOS技术中绝对没有优势，而且它们总是容易出错（在职业生涯的某些时候，每个人在将另一个条件与低电平有效信号组合时，会偶然使用AND而不是OR - 反之亦然 ）。 Xilinx最终决定结束这一步并消除RST输入到片上的可选反相器 - 加入我所拥有的（多年来）开玩笑称为“根除无用的低电平有效信号的社会”。 从FPGA的角度来看，这会从切片中移除配置位和MUX - 这会减小面积，从而降低FPGA的成本（无可否认的是TINY TINY数量）。 不幸的是，30年的时间不长，设计师抱怨需要使用高电平有效复位，因此对于UltraScale架构，可选的逆变器又回来了......也许在未来30年我们将准备好让这一切...... Avrum |
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嗨@ arpansur，
以下是该文件的第114页，其名称为'ug949-vivado-design-methodology'：“对于高速扇出控制信号，如时钟使能或复位，最好在整个设计中使用高电平有效。如果是 通过低电平有效复位或时钟使能，模块运行，逆变器加入到设计中并且存在相关的时序损失。它可以将合成选项限制为平坦或重建以优化逆变器或需要实施自定义解决方案。切片和内部 Xilinx FPGA时钟逻辑使能和复位固有有效 - 高。描述有效 - 低复位或时钟使能可能导致额外的LUT用作这些路由的简单逆变器。对于UltraScale器件，复位时可以进行可编程的反转。 ，复位极性更灵活。但是，Xilinx仍然建议保持复位极性编码一致（所有有效 - 高或全有效 - 低），以便为封装逻辑提供最大的灵活性。 没有反转，所以Xilinx建议始终描述active-High使能。（http://china.xilinx.com/support/documentation/sw_manuals/ug949-vivado-design-methodology.pdf）“ 我不是很擅长英语。 如果有任何错误，请指出。 谢谢并回复， mengxiang1326725 |
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嗨，@ avrumw
我对你的答复表示由衷的感谢。 您的回复解释了此问题的根源，并指出Xilinx决定取消可选逆变器的原因。 但我仍然对此有一些疑问。 1. SR是否在基于FPGA中的CMOS技术的最基本触发器中处于高电平状态，如图所示？ 2.我注意到如果SR处于活动状态 - 低，则可以增加功耗，因为如果SR无效，SR将保持高水平。 这可能是一个原因吗？ 感谢致敬， mengxiang1326725 |
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嗨，@ arpansur
感谢您的回复。 我想我不清楚地解释我的问题。 我对Xilinx设计触发器的SR非常有效的原因感兴趣。 因为CMOS技术还是其他原因？ 感谢致敬， mengxiang1326725 |
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SR是否在基于FPGA中的CMOS技术（如图中）的基本触发器中处于高电平状态？
Xilinx 7系列系列中片式触发器（以及IOB触发器）中的SR为高电平有效。 因此图中的SR引脚为高电平有效。 但我需要指出的是，就像FPGA中的很多东西一样，“基本”触发器的功能是可编程的。 具体地，可以将复位编程为异步复位而不是同步复位。 在7系列设备中，两种风格都是活跃的。 在所有其他Xilinx系列中，“基本”触发器复位的极性可以编程为高电平有效或低电平有效。 这些都是“基本”触发器的所有功能。 我注意到，如果SR处于活动状态 - 低，则会增加功耗，因为如果SR无效，SR将保持高水平。 这可能是一个原因吗？ 在CMOS技术中，维持给定状态的信号不消耗功率; 信号高而信号低时不再消耗功率。 CMOS器件的功耗有两种消耗方式 - 通过泄漏，只要器件上电和配置（静态或漏电流），泄漏基本上是恒定的 - 通过活动; 任何信号进行转换时，都会消耗功率（动态电流） 因此，有源高压与低有源低压的选择对CMOS技术的功耗没有影响。 在非常古老的技术（RTL [电阻 - 晶体管逻辑]，DTL [二极管 - 晶体管逻辑]，TTL [晶体管 - 晶体管逻辑]）中，信号被动地拉高并主动拉低。 因此，如果允许信号保持高电平，则不消耗功率。 但是当信号被拉低时，有源驱动器从无源上拉中吸取电流，这会导致功率上升。 这就是为什么在这些旧技术中使用有源低复位（和芯片使能）的原因 - 这些信号“无效”远远超过“有效”，因此将“无效”值设为逻辑1导致总功耗降低 用法。 这些技术再次使用了30多年...... Avrum |
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只有小组成员才能发言，加入小组>>
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