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我有一个Spartan-6设计，我正在转向A Zynq 7020，但有一些差异，我无法弄清楚。
我需要以320Mbps接收8通道LVDS数据，每个通道来自相同的时钟，但可能会有不同的偏差。 为了澄清，FPGA生成并向8个摄像机发送26.66MHz时钟，每个摄像机返回320MHz的时钟和12位SDR数据。 从转发的26.66MHz时钟生成320MHz时钟并将其用于ISERDES（在所有通道上）应该是最简单的，但每个摄像机的时钟数据延迟可能不同，因此必须进行校准。在Spartan-6设计中 我使用了IODELAY相位检测器，但这个功能似乎不在7系列中。 XAPP585建议现在用逻辑完成吗？ 另一个问题是7系列中的最大IDELAY非常短，因此无法在低于~415Mbps的数据速率下完全覆盖该时段。最大延迟覆盖的时间超过一半，因此可以使用 仔细考虑状态机，还是有更好的方法？ 如果延迟时间过长，可能会使用相移时钟？ 或者以更高的速率反序列化并删除重复的位？ 所有摄像机的迹线和电缆长度相等，因此偏斜_应该很小。 欢迎任何建议...... 丹尼尔 
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我做了一些测试，我调整了IDELAY以找到数据被破坏的点，并在中间设置延迟。 在某些情况下这可能不可靠，但在这种情况下它起作用了。 |
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