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嗨，请参阅以下用户指南中的编码指南：http：//www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/ug901-vivado-synthesis.pdf(page no.69）谢谢，Vinay
-------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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嗨，
有关同步和异步复位的优点和缺点的一般性讨论，请通过以下链接进行操作 http://ens.ewi.tudelft.nl/Education/courses/et4351/CummingsSNUG2003Boston_Resets.pdf 希望这可以帮助 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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你好，谢谢你的回复。
从ds183 pdf的第30页开始，我可以了解到触发器的SR引脚到Clk引脚有一个建立/保持要求。 这是否意味着触发器只接受同步复位信号？ 如果是这样，那么在设计中如何实现异步重置？ 据我所知，异步复位不需要时钟要求clk引脚的触发器。 |
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Xilinx建议在可能的情况下删除复位或将其更改为同步有利于消除复位（最佳）更少的时序路径性能响应有助于将复位更改为同步（如果无法移除复位）改进了专用寄存器功能的使用更灵活的寄存器布局更可预测的时序和电路操作
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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你好，
Xilinx FPGA中的触发器支持异步和同步复位以及设置控制。 就时序而言，异步复位不需要时序分析。 请参阅以下链接以更好地了解重置策略。 http://www.eetimes.com/document.asp?doc_id=1278998 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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你好@pearman，
关于同步和异步重置的优缺点： 我现在读到的地方不记得了。 如果复位是系统复位，则可以异步置位复位并同步置为无效。 这种用法的优点是系统可以在不等待时钟/时钟的情况下重置。 取消复位（系统复位）是同步，这是它不会影响时序的原因。 （即设置违规）。 只是为了信息我创建了一个小设计，可以用作重置的同步断言和重置的同步解除断言。 {参见下面的快照}。 ： 在上述设计中，如果复位为1，则可以相对于输入时钟（clk）异步断言并置为无效。 谢谢， 佳日 |
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Xilinx有一份关于HDL编码实践的白皮书，旨在加速设计性能，其中有一个标题为使用复位和性能的部分，该部分考虑了SRL，多路复用器，RAM和一般逻辑。
它有点过时但仍有很多好的信息：http：//www.xilinx.com/support/documentation/white_papers/wp231.pdf 问候， 丹尼尔 |
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对不起 - 我得纠正你......
就时序而言，异步复位不需要时序分析 这绝对是错误的 - 这是一个常见的误解，但它是错误的。 同步复位和异步复位之间只有一个（也是唯一一个）差异，它与复位的断言有关： - 当同步复位置位时，输出将在下一个时钟上升沿后进入复位值 - 当断言异步复位时，输出将立即转到复位值 在以下情况下，异步复位非常有用： - 不保证时钟正在运行（即热插拔系统） - FPGA输出控制FPGA外部可能损坏的内容，必须立即无条件地在复位时禁用 - 电机启用 - 三态启用 - 等...... 但是，两种复位方式 - 同步和异步复位 - 必须满足复位无效的时序。 无法同步异步复位的无效边沿可能导致电路故障。 如果复位从活动状态变为非活动状态“太接近”到时钟的上升沿，那么您就有可能 - 触发器变成亚稳态 - 一组编码的触发器（即状态机，计数器或任何多位数据值）获得不正确的值 首先，考虑一个复位为0的触发器的情况，但是在复位失效后的第一个时钟，FF应该变为1.如果复位在给定时钟之前解除“足够长”的时间 然后在该时钟上，FF输出将从0转换为1.如果复位在给定时钟沿之后解除“足够长”，则FF对于该时钟边沿将保持为0。 如果复位解除太靠近时钟边沿（违反FF的“复位恢复”），则FF的行为变得不可预测 - 它可能保持为0，可能会转换为1，或者可能变为亚稳态。 对于第二个，考虑重置为状态000的状态机。在复位后的第一个时钟，它应该转换到111状态。 如果复位解除太靠近时钟的上升沿，则三个位中的每一个可以独立地以上述状态结束; 保持0，变为1，或变为亚稳态。 即使它们没有亚稳态，你也可能最终处于这三个位的8种可能组合中的任何一种，这是不正确的。 使用异步复位的正确方法是使用复位桥; 永远@（posedge clk或posedge arst） 开始 如果（第一） 开始 rst_meta 这确保了复位的无效边沿在时钟的上升沿之后同步发生，并且不是亚稳定的。 Avrum |
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只有小组成员才能发言，加入小组>>
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