完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
- 我在设计模块中使用Aurora 64b / 66b IP,它有一个总线接口“CORE_STATUS”,它包含Aurora核心的几种输出状态。 - 我把这个接口作为外部引脚,并输出到板上的几个LED,到目前为止它工作得很好。 - 现在,我想使用这个接口信号“channel_up”之一到我的RTL代码,我使用“添加模块”功能将其添加到设计块中。 为了将该信号连接到我的代码,我扩展了该接口,并将该特定信号连接到我的模块。 但是,当我合成设计时,Vivado会以某种方式将该信号排除在LED之外。 - 我的问题是:如何将此信号连接到:LED外部和RTL代码。 (我有ZCU102和Vivado 2017.4) 谢谢 安德鲁 我有zcu102和vivado 2017.4 |
|
相关推荐
2个回答
|
|
这更像是一种愚蠢的工作,但您是否尝试将信号运行到RTL中然后重命名并将重命名的信号作为RTL的输出?
然后你应该能够将它运行到LED。 如果需要,您可能需要在RTL中注册LED信号。 它绝对使它成为一种新的电线,几纳秒对LED来说无关紧要。 在原帖中查看解决方案 |
|
|
|
这更像是一种愚蠢的工作,但您是否尝试将信号运行到RTL中然后重命名并将重命名的信号作为RTL的输出?
然后你应该能够将它运行到LED。 如果需要,您可能需要在RTL中注册LED信号。 它绝对使它成为一种新的电线,几纳秒对LED来说无关紧要。 |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1150浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
582浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
448浏览 1评论
2003浏览 0评论
727浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 20:52 , Processed in 1.379715 second(s), Total 47, Slave 40 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号