完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我的Vertex 4设计在将其写入外部DRAM之前使用BRAM作为累积数据的缓冲区。
BRAM在RTL代码中手动实例化。 用户指南似乎表明只能在配置FPGA设备期间初始化BRAM内容。 在某些情况下，我的控制器希望在正常操作期间将BRAM内容返回到其初始值，而无需重置整个设计。 这可能吗？ 我该怎么做？ 
0
|
|
相关推荐
3个回答
|
|
|
不能。您无法将Block RAM重置回初始状态，这只能作为设备配置的一部分来完成。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
|
|
|
|
|
|
Roland，RAM通常没有并行数据复位，因为这将需要对每个位单元进行昂贵的并行访问，以及额外的路由复杂性。
由于这个原因，没有DRAM和没有大型SRAM具有数据复位功能。世界已经学会忍受这种限制。然而，您可以在许多设计中重置地址寄存器.Peter Alfke，Xilinx Peter Alfke Xilinx San Jose应用工程总监 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2429 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2468 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1308浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
593浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
456浏览 1评论
2011浏览 0评论
737浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1874
评论
淘帖
4701
