完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
我手动配置GTX（GTXE1）的PLL以使用100MHz至125MHz范围内的输入时钟。
我已经从文档（ug366）中找到了合法的价值来实现这一目标。 但它表示TX_TDCC_CFG的正确值由coregen向导分配。 如果我使用向导生成生成100MHz，它会分配TX_TDCC_CFG =“00”，但如果生成125Mhz则使用TX_TDCC_CFG =“11”。 有谁知道我如何导出用于此参数的正确值。 谢谢 
0
|
|
相关推荐
5个回答
|
|
|
如果我使用向导生成101MHz到124MHz范围内的几个频率，它会将所有分频器设置为我想要使用的值，并设置TX_TDCC_CFG =“00”。
所以我会用它。 在原帖中查看解决方案 |
|
|
|
|
|
你好@ barryoakgreen，
当PLL配置为100 MHz和125 MHz时，您能否告诉我们TXPLL_DIVSEL_OUT的值是多少？ 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
|
当向导用于100MHz TX_TDC_CFG时，设置为“00”并且TXPLL_DIVSEL_OUT = 2。
当向导用于125MHz TX_TDC_CFG时，设置为“11”并且TXPLL_DIVSEL_OUT = 1。 对于我的手动配置，我计划使用TXPLL_DIVSEL_OUT = 2 谢谢 巴兹 |
|
|
|
|
|
没有公式可以为此参数派生正确的值。
请根据GT设置将其设置为与GT向导生成的值相同。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
759浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
371浏览 1评论
1966浏览 0评论
685浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1109
评论
淘帖
883
