完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
eHi亲爱的社区
希望你们中的一些人还在身边。 有谁知道我在哪里可以找到有关Virtex-6GTX CDR PLL锁定时间的信息? 我试图在一段时间内使用GTX暂停模式,这样它只在需要时突发数据包。 因此,接收端将看到数据包进入一段时间(即20us)然后停止(最多1ms),然后再看另一个数据包。 我计划在每个数据包的开头发送trainnig模式,如10位101010的32位...所以我想确定这是否足够或是否有其他方案推荐? 谢谢... |
|
相关推荐
5个回答
|
|
是的(我们中的一些人总是在扫描论坛......),
PLL的极点大约在300 KHz到1 MHz之间,因此一个时间常数是1-3 usec。 假设至少有10个定时器常量来获得稳定的结果,所以我会在数据之前发送至少30个模式的usec。 为了安全起见,我将使用100次。 它没有指定,所以你必须自己定性,找到适合你的方法。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
|
|
检查DS152的表21中的实际值http://www.xilinx.com/support/documentation/data_sheets/ds152.pdf
-------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
沟通是否是单一性的。
如果是,则需要有一种机制来在开始发送数据之前监视Rx的状态。 当您不传输数据时,可以将Rx侧GT保持在复位状态,并在准备好传输时释放复位。 在释放复位之前确保线路上有足够的转换,并检查从Tx传输数据时Rx初始化是否完成。 -------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
谢谢Venkata。
|
|
|
|
只有小组成员才能发言,加入小组>>
2360 浏览 7 评论
2779 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2411 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
725浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
520浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
331浏览 1评论
734浏览 0评论
1933浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-5 16:24 , Processed in 1.368862 second(s), Total 85, Slave 68 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号