Virtex5 GTX仿真问题如何解答

生成核心时，coregen工具会生成一个测试平台文件，以测试仿真中示例设计的功能。
请参考。
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我已经阅读了示例文件，并尝试进行如下模拟：我向CLKIN端口输入250M Hz的时钟，并为TX_DATA分配一系列数字。但TXN和TXP始终为0.没有任何单输出
。
这是我的模拟图片，你能给我一些建议。

你是如何模拟示例文件的？
你能告诉他们步骤吗？在模拟中，你可以发现TXUSRCLK0_IN，TXUSRCLK1_IN等没有切换。这些是GT运行的必要输入。作为先决条件，我建议阅读ug198以了解GTX在Virtex-5中的功能
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我想模拟gtp。
这是我的测试平台的主要部分：
initialforever＃3.333 beginrefclkpadp_i = ~refclkpadp_i; refclkpadn_i = ~refclkpadp_i; endalways @（posedge refclkpadp_i）txdata0_i
但是txp_o和txn_o总是x。
我也想使用“loopback”，并且TILE0_LOOPBACK0_IN设置为3'b010，但rxdata0_o也是x。
图片是我的专家：
谁可以帮助我？我真的不知道下一步该怎么做。

这是我的详细配置（Virtex5 xc5vfx70t）。
所有其他配置都是默认配置。
以下代码是我的verilog测试夹具。
`timescale 1ns / 1ps`define DLY＃1
模块测试; 
reg [2：0] TILE0_LOOPBACK0_IN;
reg [2：0] TILE0_LOOPBACK1_IN;
reg TILE0_GTXRESET_IN;
reg [15：0] TILE0_TXDATA_IN;
reg TILE0_REFCLK_PAD_N_IN; 
电线TILE0_RXBYTEISALIGNED0_OUT;
电线TILE0_RXBYTEISALIGNED1_OUT;
电线TILE0_RXBYTEREALIGN0_OUT;
电线TILE0_RXBYTEREALIGN1_OUT;
电线TILE0_RXCOMMADET0_OUT;
电线TILE0_RXCOMMADET1_OUT;
wire [15：0] TILE0_RXDATA0_OUT;
wire [15：0] TILE0_RXDATA1_OUT;
电线TILE0_PLLLKDET_OUT;
电线TILE0_REFCLKOUT_OUT;
电线TILE0_RESETDONE0_OUT;
电线TILE0_RESETDONE1_OUT;
电线TILE0_TXN0_OUT;
电线TILE0_TXN1_OUT;
电线TILE0_TXP0_OUT;
电线TILE0_TXP1_OUT;
电线TILE0_RXN0_IN;
电线TILE0_RXN1_IN;
电线TILE0_RXP0_IN;
电线TILE0_RXP1_IN;
wire TILE0_REFCLK_PAD_P_IN;
电线TILE0_TXUSRCLK_IN;
电线TILE0_CLKIN_IN;
//实例的被测单元（UUT）V5_GTXWIZARD_V1_7 UUT（.TILE0_LOOPBACK0_IN（TILE0_LOOPBACK0_IN），.TILE0_LOOPBACK1_IN（TILE0_LOOPBACK1_IN），.TILE0_RXBYTEISALIGNED0_OUT（TILE0_RXBYTEISALIGNED0_OUT），.TILE0_RXBYTEISALIGNED1_OUT（TILE0_RXBYTEISALIGNED1_OUT），.TILE0_RXBYTEREALIGN0_OUT（TILE0_RXBYTEREALIGN0_OUT），.TILE0_RXBYTEREALIGN1_OUT（TILE0_RXBYTEREALIGN1_OUT）。
TILE0_RXCOMMADET0_OUT（TILE0_RXCOMMADET0_OUT），.TILE0_RXCOMMADET1_OUT（TILE0_RXCOMMADET1_OUT），.TILE0_RXENMCOMMAALIGN0_IN（1），.TILE0_RXENMCOMMAALIGN1_IN（1），.TILE0_RXENPCOMMAALIGN0_IN（1），.TILE0_RXENPCOMMAALIGN1_IN（1），.TILE0_RXEQMIX0_IN（0），.TILE0_RXEQMIX1_IN（0），.TILE0_TXDIFFCTRL0_IN（
0），.TILE0_TXDIFFCTRL1_IN（0），.TILE0_TXPREEMPHASIS0_IN（0），.TILE0_TXPREEMPHASIS1_IN（0），.TILE0_RXDATA0_OUT（TILE0_RXDATA0_OUT），.TILE0_RXDATA1_OUT（TILE0_RXDATA1_OUT），.TILE0_RXRESET0_IN（），.TILE0_RXRESET1_IN（），.TILE0_TXRESET0_IN（），.TILE0_TXRESET1_IN
（）,. tTI0_RXUSRCLK0_IN（TILE0_TXUSRCLK_IN）,. tTI0_RXUSRCLK1_IN（TILE0_TXUSRCLK_IN），。TILE0_RXUSRC
LK20_IN（TILE0_TXUSRCLK_IN），.TILE0_RXUSRCLK21_IN（TILE0_TXUSRCLK_IN），.TILE0_TXUSRCLK0_IN（TILE0_TXUSRCLK_IN），.TILE0_TXUSRCLK1_IN（TILE0_TXUSRCLK_IN），.TILE0_TXUSRCLK20_IN（TILE0_TXUSRCLK_IN），.TILE0_TXUSRCLK21_IN（TILE0_TXUSRCLK_IN），
.TILE0_CLKIN_IN（TILE0_CLKIN_IN），.TILE0_GTXRESET_IN（TILE0_GTXRESET_IN），.TILE0_PLLLKDET_OUT（TILE0_PLLLKDET_OUT），.TILE0_REFCLKOUT_OUT（TILE0_REFCLKOUT_OUT），.TILE0_RESETDONE0_OUT（TILE0_RESETDONE0_OUT），.TILE0_RESETDONE1_OUT（TILE0_RESETDONE1_OUT），.TILE0_TXDATA0_IN（TILE0_TXDATA_IN），.TILE0_TXDATA1_IN（TILE0_TXDATA_IN），
.TILE0_RXN0_IN（TILE0_RXN0_IN）,. tTI0_RXN1_IN（TILE0_RXN1_IN）,. tTI0_RXP0_IN（TILE0_RXP0_IN）,. tTI0_RXP1_IN（TILE0_RXP1_IN），
.TILE0_TXN0_OUT（TILE0_TXN0_OUT）,. tTI0_TXN1_OUT（TILE0_TXN1_OUT）,. tTI0_TXP0_OUT（TILE0_TXP0_OUT）,. tTI0_TXP1_OUT（TILE0_TXP1_OUT））;
初始开始//初始化输入TILE0_LOOPBACK0_IN = 2;
TILE0_LOOPBACK1_IN = 2;
TILE0_GTXRESET_IN = 0;
TILE0_TXDATA_IN = 1;
结束分配TILE0_RXN0_IN = TILE0_TXN0_OUT;
赋值TILE0_RXN1_IN = TILE0_TXN1_OUT;
分配TILE0_RXP0_IN = TILE0_TXP0_OUT;
分配TILE0_RXP1_IN = TILE0_TXP1_OUT;
//时钟初始化开始TILE0_REFCLK_PAD_N_IN = 1'b1;
结束总是＃2 TILE0_REFCLK_PAD_N_IN =！TILE0_REFCLK_PAD_N_IN;
赋值TILE0_REFCLK_PAD_P_IN =！TILE0_REFCLK_PAD_N_IN;
//不同的时钟输入IBUFDS tile0_refclk_ibufds_i（.O（TILE0_CLKIN_IN）,. I（TILE0_REFCLK_PAD_P_IN）,. IB（TILE0_REFCLK_PAD_N_IN））;
BUFG refclkout_bufg0_i（.I（TILE0_REFCLKOUT_OUT）,. O（TILE0_TXUSRCLK_IN））;
初始开始TILE0_GTXRESET_IN = 1'b1;
＃100 TILE0_GTXRESET_IN = 1'b0;
结束总是@（posedge TILE0_TXUSRCLK_IN）TILE0_TXDATA_IN endmodule
模拟结果