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我打算在Virtex7器件中使用分布式RAM作为单端口RAM,用于我的滤波器设计。
RAM将初始配置,然后只有读取将从RAM开始。 我的读地址生成来自CLK2,与写时钟CLK1异步。 我可以像这样使用分布式RAM,因为文档说只要“我们”为低,读取地址就可以在任何时间被断言,读取存储器数据在延迟后可用,tilo .. 请帮忙.. 问候 KAPS 以上来自于谷歌翻译 以下为原文 I plan to use distributed RAM as Single Port RAM in Virtex7 device for my Filter Design. RAM will be initially configured and then only Reads will happpen from RAM . My Read address generation is from CLK2 , that is asynchronous to write clock CLK1. Can I use the Distributed RAM like this as Documentation says that as long as "we" is Low , read address can be asserted at any time and Read memory data will be available after a delay, Tilo.. Please help.. Regards Kaps |
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1个回答
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请不要在多个论坛中发布相同的问题。
请参阅我在此论坛中的回复。 Avrum 以上来自于谷歌翻译 以下为原文 Please don't post the same question in multiple forums. See my response in this forum. Avrum |
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