[问答]

合成RTL时如何自由选择基于lut或mult18x18的乘法器

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我的RTL中有200多个乘法器，我需要将它合成一个V4LX200。你可能知道LX200只有96个女性，所以我必须把我的孩子分成不同的部分。一些大的比特宽度（如12X12,16X12,18X18）需要合成到mult18x18（或DSP48）中; 而小型需要以LUT为基础取代。我的问题是：剂量ISE提供任何指令，如synplify constrant“syn_multstyle”？然后我可以在RTL中添加一个选项（当然是通过脚本完成）来选择我需要的。 0
2020-6-2 10:00:44　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报陈涛相关推荐 • 专用乘法器不适用于FPGA 1713 • Altera FPGA内置的乘法器为何是18位的？ 592 • ISE进行工程综合时出现资源使用过多的问题 5303 • Spartan 3器件上的专用乘法器路径时间随着阶段数量的增加而减少 661 • 请问可以使用时钟频率为400 MHz的乘法器18X18和10步的konveer化吗？ 1463 • 硬件乘法器是怎么实现的？ 335 • AVR的硬件乘法器8X8的吗？ 1136 • 怎么设计基于FPGA的WALLACETREE乘法器？ 1703 • FPGA乘法器设计 4564 • 如何设计用于PFC的模拟乘法器？ 1304 1个回答

答案对人有帮助，有参考价值 0 似乎没有人知道.... :) 我自己回答： Verilog语法示例在模块或信号声明之前立即放置此属性：（* mult_style =“{auto \| block \| pipe_block \| kcm \| csd \| lut \| pipe_lut}”*）对于Virtex，Virtex-E，Spartan-II和Spartan -IIE，默认是lut。对于Virtex-II，Virtex-II Pro，Virtex-II Pro X，Virtex-4，Virtex-5，Spartan-3，Spartan-3E，Spartan-3A和Spartan-3A D，默认为auto。

2020-6-2 10:07:34 评论举报沈家春