[问答]

快速CoreGen问题如何解决

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问答对人有帮助，内容完整，我也想知道答案 0 大家好，只是一个简单的问题。我使用CoreGen创建了一个FIFO，在这部分中有各种读写时钟，我想在写入时钟时写入~75MHz，当你查看生成的vhdl文件时，它在“配置规范”中说wr_clk = 100.我必须改变这个值，我不认为我这样做，但想知道你的想法？斯图尔特 0
2020-5-29 07:12:51　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报解丽娟相关推荐 • Coregen写权限问题 1800 • coregen和Xilinx ISE的区别是什么？ 1924 • 如何知道coregen的最新版本是什么？ 1722 • coregen如何产生核心 3172 • 可以像coregen一样打包我自己的HDL代码吗？ 1329 • 如何使用coregen实现xflow 2143 • 怎么将CoreGen创建的RAM块添加到我的开发项目中 913 • 使用modelsim模拟coregen怎么操作？ 1216 • coregen编译期间遇到错误的解决办法？ 1343 • 怎么使用synplify从ISE 14.5中为coregen核心进行合成 1504 1个回答

答案对人有帮助，有参考价值 0 请看下面的答案： http://forums.xilinx.com/xlnx/board/message?board.id=ISE&thread.id=682 您可以更改FIFO Generator第2页的写入时钟频率值。

2020-5-29 07:27:06 评论举报石天才