完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
HI，
我正在尝试使用浮点IP在Zedboard上生成一个系统（SoC）（使用VIVADO 2016.4）。 由于这个IP具有分层接口，我使用AXI DMA将此ip添加到AXI系统总线。 但现在我的问题是如何使用Xilinx SDK检查此IP？ （表示如何向IP发送输入以及如何检查输出）。 谢谢 
0
|
|
相关推荐
2个回答
|
|
|
@ ushakiran1989浮点数只生成demo_tb测试平台，您可以在项目中添加它，可以帮助您模拟核心。
此核心的示例设计不可用，因此您无法生成它。 在该产品中，此核心上有一些示例可以帮助您创建自己的测试平台。 https://www.xilinx.com/support/documentation/ip_documentation/floating_point/v7_0/pg060-floating-point.pdf演示测试平台仅作为VHDL用户提供，作为产品指南提到 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2388 浏览 7 评论
2803 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2270 浏览 9 评论
3338 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2438 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
767浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
551浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
382浏览 1评论
1974浏览 0评论
691浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1675
评论
淘帖
1749
