完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我有一个Vivado SDK生成的BSP，我试图为基于命令行的构建设置，但SDK生成的Makefile似乎缺少实际复制必要的IP源和头文件的预暂存步骤。
在EDK世界中，这是通过从Makefile调用libgen完成的。 自从在Vivado内部构建BSP以来，Vivado SDK显然知道该怎么做。 那么，需要做些什么来获得独立的控制台构建？ 以上来自于谷歌翻译 以下为原文 I have a Vivado SDK generated BSP that I am trying to set up for command line based builds, but the Makefile generated by the SDK seems to be missing a pre-staging step of actually copying in the necessary IP sources and headers. In the EDK world, this was done via a call to libgen from the Makefile. The Vivado SDK obviously knows what to do since building the BSP inside Vivado works. So, what needs to be done to get a standalone console build? 
0
|
|
相关推荐
3个回答
|
|
|
从vivado 2014.1开始，libgen已被HSM取代。
后续版本中不会有libgen。 您可以使用命令行参考以下链接创建软件项目：http：//www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/SDK_Doc/concepts/sdk_c_headless_mode.htm 以上来自于谷歌翻译 以下为原文 Starting vivado 2014.1, libgen has been replaced by HSM. There will be no libgen in the subsequent releases. You can refer to the link below to create software projects using command line: http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_2/SDK_Doc/concepts/sdk_c_headless_mode.htm |
|
|
|
|
|
嗨Sampat，你们尝试用无头流动产生FSBL吗？
当我试图让xsdk生成一个FSBL项目时，我收到一个错误。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 Hi Sampat, Did you guys try generating FSBL with headless flow ? I am getting an error when I try to get xsdk to generate an FSBL project.- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
|
|
|
|
|
嗨Muzaffer，我确实看到过这个问题。
您是否检查过以下AR：http：//www.xilinx.com/support/answers/61106.html 以上来自于谷歌翻译 以下为原文 Hi Muzaffer, Indeed I have seen this issue. Have you checked the following AR: http://www.xilinx.com/support/answers/61106.html |
|
|
|
|
只有小组成员才能发言，加入小组>>
2355 浏览 7 评论
2776 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2245 浏览 9 评论
3321 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2408 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
719浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
515浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
324浏览 1评论
728浏览 0评论
1927浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3741
评论
淘帖
1132
