级联bufg必须相邻并且是循环的怎么实现？

嗨@florentw，
我已经使用你的提示构建了一个多路复用器2x1。
现在我正在尝试使用BUFGMUX实现4x1时钟多路复用器，但我不能。
我有一个错误：
我已经在其他帖子中阅读了它，但我还没有找到解决方案。
一些答案是“尽量避免它”，但我不能，这对我的项目是强制性的。
这是我的多路复用器代码：
库UNISIM;库ieee;使用ieee.std_logic_1164.all;使用ieee.numeric_std.all;使用UNISIM.vcomponents.all;
entity multiplexer_v1_0是端口（ - 用户在这里添加端口clk_in_100：在std_logic中; clk_in_125：在std_logic中; clk_in_8333：在std_logic中; clk_in_7143：在std_logic中; clk_out：out std_logic;选择：在std_logic_vector中（2 downto 0）
）; end multiplexer_v1_0;
架构arch_imp of multiplexer_v1_0是
- BUFGMUX：全局时钟多路复用缓冲器 - 7系列 - Xilinx HDL库指南，版本14.7信号aux_out：std_logic;
signal aux_out0：std_logic;
signal aux_out1：std_logic;
组件BUFGMUX是端口（O：out std_logic; - 1位输出：时钟输出I0：在std_logic中; - 1位输入：时钟输入（S = 0）I1：在std_logic中; - 1位输入：
时钟输入（S = 1）S：在std_logic中 - 1位输入：时钟选择）;
最终组件BUFGMUX;
beginBUFGMUX_inst0：BUFGMUX端口映射（O => aux_out0， - 1位输出：时钟输出I0 => clk_in_125， - 1位输入：时钟输入（S = 0）I1 => clk_in_100， - 1位输入
：时钟输入（S = 1）S =>选择（0） - 1位输入：时钟选择）;
BUFGMUX_inst1：BUFGMUX端口映射（O => aux_out1， - 1位输出：时钟输出I0 => clk_in_8333， - 1位输入：时钟输入（S = 0）I1 => clk_in_7143， - 1位输入
：时钟输入（S = 1）S =>选择（1） - 1位输入：时钟选择）; BUFGMUX_inst2：BUFGMUX端口映射（O => aux_out， - 1位输出：时钟输出I0 => aux_out0
， - 1位输入：时钟输入（S = 0）I1 => aux_out1， - 1位输入：时钟输入（S = 1）S =>选择（2） - 1位输入：时钟选择
）; - BUFGMUX_inst实例化结束clk_out结束arch_imp;
谢谢！
问候，
JB。