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检查电路板文件https://www.xilinx.com/support/documentation-navigation/design-hubs/dh0030-ac701-evaluation-kit-hub.htmlhttps://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking
.pdfhttps：//www.xilinx.com/support/documentation/user_guides/ug483_7Series_PCB.pdfhttps：//www.xilinx.com/products/design_resources/signal_integrity/si_pcbcheck.htm 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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是，
您可以使用PLL或MMCM生成具有正确频率比的时钟。 数据可能需要通过时钟交叉机制（可能是浅时钟交叉FIFO）将数据从较快的域移动到较慢的域，但由于时钟将被锁定，您不必担心结束 /下溢（只要您正确设置初始条件）。 虽然你在“早期”担心这个细节是正确的 - 但在设计FPGA时还有很多其他潜在的问题。 在没有很好地处理进入FPGA的逻辑结构的情况下设计PCB可能有点不明智 - 特别是在涉及I / O接口时; 银行和时钟规则可能相当复杂，并且可能因“坏”引脚布局而变得不可能...... Avrum |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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