完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我想了解7系列收发器的Kintex xc7k325tffg900-2 FPGA。 https://www.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf 在我的项目中，我想在附件中使用配置。 在项目LMH1983 http://www.ti.com/lit/ds/symlink/lmh1983.pdf 已被使用，产生3个时钟。 148.5 MHz，148.35 MHz和27 MHz。 同样是Si5324 https://www.silabs.com/Support%20Documents/TechnicalDocs/Si5324.pdf 已使用，它产生156.25 MHz时钟并由I2C总线控制。 来自LMH1983的148.5 MHz时钟进入gtxe2_i（GTXE2_COMMON），LMH1983的148.35 MHz进入收发器的gtxe2_i（GTXE2_CHANNEL）。 这适用于SDI。 LMH1983的27 MHZ时钟进入控制I2C总线的过程，并从Si5324产生156.25 MHz时钟。这个156.25 MHz时钟进入另一个收发器。 这适用于10 Gig pcspma。 我试图了解这些时钟和收发器关系以及它们如何安排，但遗憾的是没有成功。 我想知道任何人都可以请理解我应该遵循的主要步骤，在项目中使用7系列收发器。 Ug476在我看来是一个海洋，很难理解。 如果有人澄清这个概念，那将会很棒。 
0
|
|
相关推荐
7个回答
|
|
|
你好@ fpgalearner
请参阅图3-28和图4-22 UG476，了解TX和RX GT时钟分配和TransceiverChannel连接。 然后您可以看到详细信道和时钟拓扑拓扑。也可参考PG168作为参考 https://www.xilinx.com/support/documentation/ip_documentation/gtwizard/v3_1/pg168-gtwizard.pdf 谢谢， Sarada -------------------------------------------------- ------------------------------------------请将帖子标记为答案“ 接受作为解决方案“万一它有助于解决您的查询。如果帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
你好@ saradapr
谢谢你的信息，但它似乎不足以让我知道。 你能描述一下吗？ 还有一个问题： 无论如何调试收发器更可能是数据引脚（txn，txp，rxn，rxp）。 vivado没有显示任何标记为调试的选项。 |
|
|
|
|
|
嗨@ fpgalearner，
是的，在配置收发器IP时，将RXN_IN / RXP_IN和TWN_OUT / TXP_OUT端口拉出至Top leave。 请参考PG168第14页的“端口描述” https://www.xilinx.com/support/documentation/ip_documentation/gtwizard/v3_1/pg168-gtwizard.pdf 谢谢， Sarada -------------------------------------------------- ------------------------------------------请将帖子标记为答案“ 接受作为解决方案“万一它有助于解决您的查询。如果帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
@fpgalearneryou无法将差分信号标记为调试。
这些是收发器生成的高速模拟信号，只能在IO引脚上观察到。 您应该向收发器的内部部分添加调试支持并查看其中的状态（包括如何驱动它们，如果所有事务都被接受，收发器的状态，即链接是否已建立等） - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
嗨@ muzafferand @ saradapr
我不了解收发器的I / O规划（引脚配置）。 我在kc705评估板上使用以下参考设计： https://www.xilinx.com/support/documentation/application_notes/xapp592-smpte-sdi-w-k7-gtx-transceivers.pdf 这是连接到FPGA的评估板的SDI收发器引脚（第9页，bank 118）的原理图： https://www.xilinx.com/support/documentation/boards_and_kits/kc705_Schematic_xtp132_rev1_1.pdf 参考第9页，上面链接的银行118，对我来说有趣的是： 在xdc文件中，我可以将任何C2M（载波到Mezanine）引脚分配为tx，将任何M2C（Mezanine到载波）分配为rx。 例如 set_property PACKAGE_PIN D2 [get_ports FMC_HPC_DP0_C2M_P] 但是当我在打开合成设计后查看I / O规划时，无论xdc文件中是什么，都会自动分配相应的tx和rx引脚。 我的意思是如果tx来自DP0，则rx自动从DP0分配。 在I / O规划中也只有_P引脚而不是_N引脚。 我手动尝试在I / O规划中直接分配，但是也不可能分配不同的引脚。 我的意思是让我们说来自DP0的tx和来自DP2的rx。 怎么做？ 如果我采用相应的tx和rx引脚，设计可行，但我希望有不同的tx和rx。 什么必须改变？ PS：DP0 - > FMC_HPC_DP0_C2M_P / FMC_HPC_DP0_M2C_P |
|
|
|
|
|
@fpgalearnehehe收发器具有专用和固定的IO引脚，因此MGTXTXP0固定在D2上，并且引脚D2固定在PCB上以连接到网络FMC_HPC_DP0_C2M_P，其连接到FMC连接器上的固定引脚。
这些连接都不可协商。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
|
|
|
|
|
你好@ muzaffer
那么当我想从一个SDI通道输入（RX）时，我该怎么办呢？假设DP0并想要将这个RX转发/路由到另一个SDI通道让我们说DP2作为输出（TX）？ 那么如何管理收发器的引脚配置呢？ |
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
366浏览 1评论
1964浏览 0评论
683浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1558
评论
淘帖
1580
