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电子发烧友论坛
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你好，
我正在尝试生成LVDS信号。 在代码中我使用PS的1Mhz时钟。 但是有一些时间问题。 我不知道如何解决它。 体系结构TDC_EvaluationSignal的行为是 signal StopSignalReg：STD_LOGIC：='0'; 信号TDCrefClkReg：STD_LOGIC：='0'; signal counterReg：integer：= 0; 信号TDCrefClkRegPrev：STD_LOGIC：='0'; 开始 Generateclock：进程（RefClk）开始 if（RefClk ='1'和RefClk'event）然后 TDCrefClkReg 2）然后 counterReg 连接 请建议我如何进行。 谢谢 最好的祝福 
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4个回答
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嗨@ MSH，
如果您正在使用时钟转发，请使用ODDR。 您可以使用set output delay constraint来避免crtical警告。 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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@msh
建议使用ODDR进行时钟转发。 有关其用途，请参阅：//forums.xilinx.com/t5/Inmplementation/Gclk-Vs-IOBUF-Pin/m-p/201855。 您的意思是说OBUF_DS_P和OBUF_DS_P_1端口上没有数据吗？ 问候， Sravanthi |
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嗨，
我尝试使用ODDR块。 根据图表，时钟从PL逻辑输出到OBUFD，然后在输出引脚处输出差分输出。 在没有使用ODDR的情况下，时序报告显示引脚输出有延迟 但如果我使用ODDR，我有以下错误： 1.如果我在OBUF之前放置ODDR，则错误表明ODDR应连接到OUtput端口 2.如果我放在OBUF之后，则错误说OBUF应连接到输出端口。 另一方面，OBUF输出也存在问题（没有ODDR）。 我可以看到正常单端引脚的输出，但是当我试图看到LVDS引脚的输出时，输出非常小（以mV为单位）并且充满了噪声。 |
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