完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
https://forums.xilinx.com/t5/Synthesis/what-is-the-differnce-between-EDIF-and-NGC-files/td-p/94920
https://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ise_r_source_types.htm https://www.xilinx.com/support/answers/40134.html 1.合成后。 2.不需要 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
|
|
|
|
|
|
|
嗨@ naveengk14,
是的,这是一个网表。 因此,您可以创建EDIF文件并重复使用它。 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
嗨@ naveengk14,
提供的建议有用吗? 如果是这样,请将此适当的答案标记为解决方案。 谢谢,Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
只有小组成员才能发言,加入小组>>
2270 浏览 7 评论
2682 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2167 浏览 9 评论
3235 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2308 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
556浏览 1评论
1633浏览 1评论
126浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2278浏览 0评论
595浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-14 01:16 , Processed in 1.211852 second(s), Total 83, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191