完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
2522
|
|
|
|
|
|
|
|
|
|
|
|
|
我应该在'开始'之后粘贴DDR_inst吗？
|
|
|
|
|
|
|
|
|
|
|
|
嗨，
错误是语法，如果我使用如下所示，那么它被接受并且有效。 这意味着开始后的ODDR_inst。 图书馆IEEE; 使用IEEE.STD_LOGIC_1164.ALL; 图书馆UNISIM; 使用UNISIM.vcomponents.all; - 如果使用，取消注释以下库声明 - 带有符号或无符号值的算术函数 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 此代码中的任何Xilinx叶子单元格。 - 图书馆UNISIM; - 使用UNISIM.VComponents.all; 实体ODDR_instiation是 端口（InputClock：在STD_LOGIC中; OutputClock：out STD_LOGIC）; 结束ODDR_instiation; 体系结构ODDR_instiation的行为是 开始 DDR_inst：ODDR 通用地图（ DDR_CLK_EDGE =>“OPPOSITE_EDGE”， - “OPPOSITE_EDGE”或“SAME_EDGE” INIT =>'0'， - Q端口的初始值（'1'或'0'） SRTYPE =>“SYNC”） - 复位类型（“ASYNC”或“SYNC”） 港口地图（ Q => OutputClock， - 1位DDR输出 C => InputClock， - 1位时钟输入 CE =>'1'， - 1位时钟使能输入 D1 =>'1'， - 1位数据输入（正边沿） D2 =>'0'， - 1位数据输入（负边沿） R =>'0'， - 1位复位输入 S =>'0' - 1位置位输入 ）; --StopSignal |
|
|
|
|
|
嗨@ MSH，
是的它应该类似于其他组件端口映射。 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
757浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
547浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
369浏览 1评论
1965浏览 0评论
684浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
4490
