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如何在模块中声明n个输入和输出m位，而不是手动编写。
因为我必须在顶层模块中实例化此模块。 说n = 100 模块abc（输入[m-1：0] in1，in2，in3 ... in 100， 输出[m-1：0] out1，out2 ... out100）; 谢谢。 
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我不相信verilog允许端口列表中的2d数组（SV可能不同）。
我已经使用了* m个宽端口并将所有信号打包到一个端口中。 像这样的东西： 说n = 100 模块abc（输入[n * m-1：0] in， output [n * m-1：0] out）; // in0 = in >> m * 0 // in1 = in >> m * 1 如果需要，可以通过不同的方式打包/打开包装。 例如，For-loops可用于打包/解包到2d阵列。 |
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从Verilog-1995开始，Geoff的答案就是使用的典型方法。
对于SystemVerilog，数组是一等公民，可以在portlists中使用： 模块foo ＃（ 参数n = 100， 参数m = 8 ） （ 输入线[n - 1：0] [m - 1：0] in， 输出线[n - 1：0] [m - 1：0]输出 ）; //在[0]中分配[1] = //在[3] [0]中分配[2] [3] = endmodule 生成在端口列表中没有帮助 - 但可以在任一解决方案中的模块中使用。 问候， 标记 |
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