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电子发烧友论坛|
嗨，
任何人都知道，如何在Verilog中声明一个2-D端口。 问候， 怪物 以上来自于谷歌翻译 以下为原文 Hi, Anyone know, how to declare a 2-D port in Verilog. regards, freak 
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2个回答
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Verilog不允许2维端口。
干杯，吉姆 以上来自于谷歌翻译 以下为原文 Verilog doesn't allow 2 dimensional ports.Cheers, Jim |
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嗨，
实际上，你必须假装这个。 要模拟NxM位2-D端口，请使用NxM向量。 如果提供从1-D端口到2-D简单表示的转换，则可以在模块内部使用2-D阵列。 模块间信号的波形调试当然有点乏味。 AFAIK，SystemVerilog确实允许2-D端口，但Xilinx工具尚不支持。 由于它支持VHDL，因此添加它可能相当简单。 干杯， 约翰 以上来自于谷歌翻译 以下为原文 Hi, On a practical note: you have to fake this. To emulate a NxM bit 2-D port, use a vector of NxM. You can have the convenience of a 2-D array inside your module if you provide a conversion from the 1-D port to the 2-D easy representation. Waveform debugging of inter-module signals is of course a bit tedious. AFAIK, SystemVerilog does allow 2-D ports but the Xilinx tools don't support that yet. It would probably be rather trivial to add this as it is supported for VHDL. Cheers, Johan |
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