怎么通过PACE引脚规划CPLD？

我附上了整个原理图的截图，我的一些输入的特写，以及我在PACE中看到的截图。
如果您想要实际文件，请告诉我。
PACE不仅仅列出了我总I / O的一小部分，而且它列出的引脚名称与我的任何引脚都不对应。
它们对应于一个4到16解码器的引脚名称。
在原帖中查看解决方案

嗨，
我编译了一个简单的CPLD设计，我可以看到完整的引脚，如下所示。
从设计中可以看出，它有8个IO，所有其他未使用的IO都在包视图中看到。
将您的设计和包装视图与完整部件相连。
--HS
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--------------------------------------------请注意 - 请注明
如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K--
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我附上了整个原理图的截图，我的一些输入的特写，以及我在PACE中看到的截图。
如果您想要实际文件，请告诉我。
PACE不仅仅列出了我总I / O的一小部分，而且它列出的引脚名称与我的任何引脚都不对应。
它们对应于一个4到16解码器的引脚名称。

这是同样的问题：https：//forums.xilinx.com/t5/CPLDs-Archived/ISE-WebPack-14-4-PACE-Floorplan-IO-Pins-are-incorrect-will-not/
td-p / 294225自10.1以来显然存在同样的问题 - 不知道它是否在14.4之后被修复 - 我下载了6.8GB的14.7进行检查但是在等待时我提出了一个解决方案，感谢关于移动内容的提示
上面的帖子。问题是当原理图文件（.sch）转换为vhdl时。
这会在您的目录.vhf和.vhd中放置两个文件 - 它们在我拥有的所有项目中都完全相同.PACE然后抓取_first实体中的端口定义_有时候Xilinx自己的部分由于某种原因首先输入，如果滚动
在vhf（或vhd）文件中，您将找到您的实体与您的端口可能与名称实体“项目名称”而不是各种大写字母prefixed_“项目名称”实体。所需要的是移动实体声明和
在它之前的库声明到列表的顶部，你将在PACE中获得一个正确的列表。每次更改sch或重做vhd / vhf文件时，你都必须重做这个。
我不知道是否需要仅更改vhd或vhf所以我更改了一个并将其保存到另一个名称。今天的例子：这是vhd文件中的第一个：
图书馆;
使用ieee.std_logic_1164.ALL;
使用ieee.numeric_std.ALL;
图书馆UNISIM;
使用UNISIM.Vcomponents.ALL;
实体FD_MXILINX_logic_191是
generic（INIT：bit：='0'）;
port（C：in std_logic;
D：在std_logic中;
问：出std_logic）;
结束FD_MXILINX_logic_191;
etcI将我的信号的实体库头和实体声明（只是那个架构）移到了顶部：
图书馆;
使用ieee.std_logic_1164.ALL;
使用ieee.numeric_std.ALL;
图书馆UNISIM;
使用UNISIM.Vcomponents.ALL;
实体logic_191是
端口（LS191_1：在std_logic中;
LS191_4：在std_logic中;
LS191_5：在std_logic中;
LS191_10：在std_logic中;
LS191_11：在std_logic中;
LS191_14：在std_logic中;
LS191_15：在std_logic中;
LS191_2：out std_logic;
LS191_3：out std_logic;
LS191_6：out std_logic）;
结束logic_191;
然后它被保存为.vhd和.vhf然后问题解决了 - PACE显示了正确的I / O：s。
得到的文件有我希望它拥有的输出。问题是为什么他们没有使这个自动化过程将项目名称置于顶部，我使用的是v13.1 - 14.4仍然有它并且如果它没有修复
对于14.7它永远不会被修复为vivado或其他任何它被称为你应该使用的东西。某种类型的脚本文件可能会自动解决问题，这是非常烦人的必须手动完成每一个小的变化
示意图。
也许有一个技巧可以在原理图中用来解决这个问题......？