完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
2980
|
你好
我在Vivado（2015.4）的生成saif文件中收到此错误消息。 错误：[Simtcl 6-9]没有这样的HDL范围/ LTE_Modulator_HDL / uut。 任何人都可以回答这个错误。 问候 山姆。 
0
|
|
相关推荐
8个回答
|
|
|
Hi@sameer.al-obaidi，
请注意，这是一个已知问题，将在该工具的未来版本中修复。 目前，作为一种解决方法，请不要选择SAIF选项，如果要转储SAIF文件，请使用TCL命令。 谢谢，拉杰什 |
|
|
|
|
|
嗨@ sameer.al-obaidi
有关生成saif文件的详细信息，请查看此答复记录。 http://www.xilinx.com/support/answers/63905.html 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
|
嗨@ sameer.al-obaidi
这是示例代码。 您需要从Tcl控制台运行它们。 你能否发帖看看你看到的错误/警告是什么？ 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
|
嗨@ sameer.al-obaidi
检查层次结构。 看起来你提供的层次结构不正确。 展开范围窗口中的+标记，看看是否正确给出。 也发布了tcl。 谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2465 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1225浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1290
