使用哪些宏来输入数据到极光？

看起来你需要一个AXI DMA来在Aurora块和PS内存之间进行DMA。但是AuroraRx和Tx在哪里？
往返FMC卡？
您需要为某处连接的Aurora接口提供数据源和接收器，或者至少需要环回。

我认为这里不保证使用chip2chip。
最好使用datamover或其他dma IP。
下一步是将您拥有的数据复制到内存区域，并将该区域的（物理）地址提供给dma块，以便它可以从内存中读取并写入gtx流（dat2的mm2或
dma块）。
在接收端，您可以使用IP的s2mm从gtx接收并复制到另一个内存区域。
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当我尝试添加axi DMA（ps-interconnect axi DMAchip2chip或极光块）时，它给出了错误，即时钟转换。
Auoroa或chip2chip以极光的用户时钟运行，axi DMA以不同的时钟运行。我们如何解决这个问题？
我试图把axi数据移动器，我得到了同样的错误。我们可以解决这个问题吗？
还有一件事
用于在IP等不同模块之间移动数据的宏或API是什么？
考虑，
我从以太网接收数据。
我将这些数据存储在DDR或缓冲区或变量中。
我想把这些数据提供给极光（s_axis_tdata）。
我需要用于.above的函数。
需要解决.....
分享您的经验......
谢谢.....

在连接到axi-dma到极光的互连中，使用极光的用户时钟作为连接到axi-dma的端口的从时钟，也用于axi-dma时钟。
一旦互连通知主时钟和
某个端口的从时钟是不同的，它会插入一个时钟转换器，你可以配置为异步来解决你的问题。对于dma控制器的编程，有用户空间＆amp;
内核apis。
你需要分配连续的内存和
用地址编程dma控制器。
首先修复硬件并打开软件问题的另一个案例。
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当我试图将AX-DMA ip置于块设计中时，我得到了以下错误。
我们怎么解决这个问题？
validate_bd_designERROR：[xilinx.com:ip:axi_dma:7.1-1] / axi_dma_0#################################
##################################################
#######时钟具有不同的频率。
确保's_axi_lite_aclk'小于'm_axi_sg_aclk'且m_axi_sg_aclk小于等于'm_axi_mm2s_aclk'和'm_axi_s2mm_aclk'的慢速。
##################################################
######################################## INFO：[xilinx.com:ip:aurora_64b66b
：10.0-5910] / aurora_64b66b_0注意：/ aurora_64b66b_0（Aurora IP）的gt_diff_refclk1输入端口频率配置为156250000 Hz.INFO：[xilinx.com:ip:aurora_64b66b:10.0-5910] / aurora_64b66b_0注意：/ aurora_64b66b_0的INIT CLK
（Aurora IP）输入端口频率配置为100000000 Hz.INFO：[xilinx.com:ip:aurora_64b66b:10.0-5910] / aurora_64b66b_0注意：/ aurora_64b66b_0（Aurora IP）的USER CLK OUT输入端口频率配置为48828125 Hz
.INFO：[xilinx.com:ip:aurora_64b66b:10.0-5910] / aurora_64b66b_0注意：/ aurora_64b66b_0（Aurora IP）的SYNC CLK OUT的输入端口频率配置为97656250 Hz.INFO：[xilinx.com:ip:aurora_64b66b：
10.0-5910] / aurora_64b66b_0注意：/ aurora_64b66b_0（Aurora IP）的gt_refcl1_out输入端口频率配置为156250000 Hz.INFO：[xilinx.com:ip:aurora_64b66b:10.0-5910] / aurora_64b66b_0注：drp_cl
k / / aurora_64b66b_0（Aurora IP）的输入端口频率配置为150000000 Hz。警告：[BD 41-237]总线接口属性WUSER_WIDTH在/ axi_mem_intercon / s00_couplers / auto_us / S_AXI（0）和/ interface2 / m_axi之间不匹配（
4）错误：[BD 41-237]总线接口属性FREQ_HZ在/ axi_dma_0 / S_AXIS_S2MM（150000000）和/ interface2 / AXIS_TX（48828125）之间不匹配错误：[BD 41-237]总线接口属性CLK_DOMAIN在/之间不匹配
axi_dma_0 / S_AXIS_S2MM（/ clk_wiz_1_clk_out1）和/ interface2 / AXIS_TX（design_1_aurora_64b66b_0_2_user_clk_out）错误：[BD 41-237]总线接口属性FREQ_HZ在/ interface1 / s_axi（75000000）和/ axi_dma_0 / M_AXI_SG（48828125）之间不匹配错误：[BD
41-237]总线接口属性CLK_DOMAIN在/ interface1 / s_axi（/ clk_wiz_1_clk_out1）和/ axi_dma_0 / M_AXI_SG（design_1_aurora_64b66b_0_2_user_clk_out）之间不匹配严重警告：[BD 41-237]总线接口属性TDATA_NUM_BYTES在/ interface1 / AXIS_RX之间不匹配（
8）和/ axi_dm
a_0 / M_AXIS_MM2S（4）错误：[BD 41-237]总线接口属性FREQ_HZ在/ interface1 / AXIS_RX（48828125）和/ axi_dma_0 / M_AXIS_MM2S（150000000）之间不匹配错误：[BD 41-237]总线接口属性CLK_DOMAIN
/ interface1 / AXIS_RX（design_1_aurora_64b66b_0_2_user_clk_out）和/ axi_dma_0 / M_AXIS_MM2S（/ clk_wiz_1_clk_out1）之间不匹配validate_bd_design：Time（s）：cpu = 00:00:14;
逝去了= 00:00:16。
记忆（MB）：峰值= 1178.918;
增益= 0.000ERROR：[通用17-39]'validate_bd_design'由于早期错误而失败。

我不确定为什么存在这个要求，但我认为需要做的是这里非常清楚：确保's_axi_lite_aclk'小于'm_axi_sg_aclk'并且m_axi_sg_aclk小于等于'm_axi_mm2s_aclk'和m_axi_s2mm_aclk'的慢速。
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我在图像中改变了我的设计。
请告诉我它是否有效。
我们如何通过dma访问数据并将数据传递给slave并从slve和stored中获取数据。请参考一些例子。

@ rajuponnaganti-
我认为你这太过于复杂了。
为什么AXI内存映射到流映射器？
Aurora流接口应直接连接到AXI DMA流接口。
AXI DMA内存映射接口应连接到PS HP端口（您已正确完成）。
请参阅这篇文章，了解我认为您想要做的更简单的图表：
https://forums.xilinx.com/t5/Networking-and-Connectivity/Aurora-connected-to-DMA-engine/m-p/638979#M8125
然后，您必须将AXI DMA S_AXI_LITE配置接口连接到PS M_GP端口。
你的BD有很多东西，我无法分辨你是否正确连接。
一旦你搞定了这个，你需要在软件中做的就是设置DMA传输。
Aurora界面将作为您的物理层幕后。
这不应该像你做的那样困难。
祝你好运，
短发

在这里，我想使用8b10b和流媒体。正如你所说，我删除了mm2 axi4sream ip。并直接连接到核心8b10b。
我收到一个警告。
同时为bd创建hdl包装器。
严重警告：[BD 41-759]输入引脚（如下所列）未连接或没有源端口，并且没有指定绑定。
请检查您的设计并在需要时连接它们：/ axi_dma_0 / s_axis_s2mm_tlast
我们怎么解决这个问题？
我可以给恒定值'0'。为什么因为，我使用流媒体，最后是'0'。

@rjsefton你可以。
在IPI中使用Constant将其驱动为0
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我在SG模式下使用AXI DMA。如何以编程方式将SG模式更改为简单传输模式？
我想发送一个32位（8字节）的数据包。
我从长度为8个字母的以太网字符串（“ABCDEFAB”）中获取数据。
将其转换为hexa字（xABCDEFAB）。将其写入memoryWR_WORD（），从内存中读取RD_WORD（）。
然后我正在初始化AXI_DMA，然后我不知道如何将这些数据发送到极光核心（S_AXI_TDATA（））？我们如何从Aurora IP接收数据？