完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我正在KC705-kintex 7中实现极光8b10b 通过SMA电缆在J7和J8引脚上提供外部时钟源（ML505-virtex5）的参考信号。 clcok源工作正常。但在我的设计中PLL没有被锁定。 这是否意味着我没有得到时钟？ 谢谢， Abinaya 
0
|
|
相关推荐
3个回答
|
|
|
选择错误的参考时钟相当容易。
根据boardchematic检查实施设计中的引脚，确保输入正确。 还要确保您正在重置PLL。 它经常自行锁定，但应该重置。 -------------------------------------------------- --------------------------不要忘记回复，不要接受作为解决方案----------- -------------------------------------------------- --------------- |
|
|
|
|
|
|
|
|
|
|
|
是。
GT_reset是PLL复位的源。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2360 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2413 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
729浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1251
评论
淘帖
1697
