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大家好,我目前正在进行最终学位项目,我需要使用FPGA。
我的项目基本上是一个数字波束形成接收器,有四个60兆采样/秒10位ADC,所以我有60MHz的时钟速度用于FPGA和ADC。 这使得每个ADC的总速率达到600 Mbps。 就在ADC之后,在FPGA中,我必须使用存储器(RAM)为每个ADC(500位)存储aprox 50个采样并延迟它们。 这是我的问题,我必须以同样的速度同时读写不同的记忆位置。 像Spartan 6 XC6SLX9FPGA这样的低端FPGA是否足以实现这种数据速度? 我应该使用哪个记忆时间? 如果不是,任何想法? 非常感谢您的关注。 |
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2个回答
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1)Block RAM和Distributed RAM使用不同的物理资源,因此您可以同时使用这两种物理资源。
但是,分布式RAM会占用LUT资源,因此如果使用数据表中显示的最大值,则会占用大量逻辑结构。 2)RAM类型允许您一次读取两个地址。 BRAM还允许您一次写入两个地址,但总共只能获得两个地址。 这意味着您可以同时写入一个地址并同时读取另一个地址,或者同时写入两个位置,同时读取这两个位置的先前值。 分布式RAM只有一个写端口。 听起来你应该能够轻松地在LX9中做你想做的事情。 我建议确保您的内存要求可以在BRAM中完全解决。 这为您的过滤提供了最大量的逻辑资源。 您最好的方法是实际进行设计并运行工具(ISE)。 这将告诉您它是否适合该部件并满足时间要求。 顺便说一句,在Spartan 6中,60 MHz被认为是非常慢的。您可以将其提高4倍,并通过花费4个时钟周期来处理每个输入采样来减少逻辑使用。 除此之外,您还可以在一个样本期间内阅读每个BRAM的8个位置。 但是,如果您在订购硬件之前没有时间进行设计,我仍然认为LX9符合要求是安全的。 - Gabor |
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很棒的答案,非常快,非常感谢。
我或多或少地进行了接收器模拟,它适合LX9,非常完美! 我有3-4个月的时间来完成整个设计,包括一个应用程序来接收我的电脑中的数据和外部微控制器编程,所以我认为我将继续使用60 MHz时钟。 再次,非常感谢你。 :-) |
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