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嗨，
您的内存部分是什么以及您使用inISE实现的IOstandard是什么？ 你使用MIG或你自己的phy和控制器吗？ 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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我使用的是virtex 6，它没有移动DDR I / O包。那么该怎么做才能合并它。谢谢
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我不清楚MIG /自己的phy控制器。你进一步解释
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嗨，
是的V6没有移动DDR因此我问你的实施细节！ 通过UG361获取支持的IO标准并使用其中一个 对于MIG，请查看下面的deatils链接，S6将支持移动DDR http://www.xilinx.com/products/technology/memory-interfacing/ 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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