完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我必须在Kintex 7上导入为Virtex 6开发的代码,以便将JESD204B标准中的ADC输出接口。 我修改了代码和ucf文件,以便在演示板MC705上实现它。 Synthesize和translate步骤正常,但地图失败。 所有输入线上的错误是: Pack:1107 - Pack无法将下面列出的符号组合到单个IOB组件中,因为所选的站点类型不兼容。 进一步说明:组件类型由逻辑类型及其包含的逻辑的属性和配置决定。 在这种情况下,选择类型为IOB的IO组件,因为IO包含与输入,输出或双向使用一致的符号和/或属性,并且不包含需要更具体的IO组件类型的其他符号或属性。 请仔细检查逻辑元素的类型及其所有相关属性和配置选项是否与约束的物理站点类型兼容。 摘要:涉及的符号:PAD符号“jesd_data_lane7_p”(填充信号= jesd_data_lane7_p)BUF符号“jesd_data_lane7_p_IBUF”(输出信号= jesd_data_lane7_p_IBUF)涉及的组件类型:涉及的IOB站点位置:涉及的F6站点类型:IPAD 我检查了ucf以找到连接在JESD204输入(117和118)组上的不兼容标准的IO引脚,但没有其他引脚。 我试图声明IOSTANDARD = LVDS_25,但没有 我也试图插入一个IBUFDS_DIFF_OUT,但没什么。 你可以帮我吗? 谢谢。 |
|
相关推荐
3个回答
|
|
我建议你使用Vivado设计流程与最新版本的jesd204b核心使用生成的示例设计和XDC文件https://www.xilinx.com/support/documentation/ip_documentation/jesd204/v6_0/pg066-jesd204.pdf
谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
|
|
|
|
|
|
|
你好
建议使用Vivado,因为只在其中进行错误修复,ISE不会有任何错误修复 如果您有充分的理由不使用ISE14.7中存在的最新版本的核心进行迁移,您仍然可以使用ISE 问候,萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
只有小组成员才能发言,加入小组>>
2414 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3371 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2458 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1062浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
577浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
436浏览 1评论
1998浏览 0评论
721浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-19 09:33 , Processed in 1.217434 second(s), Total 82, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号