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3个回答
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嗨,
很可能有一部分设计没有时钟注册的端口。 理想情况下,它从一个打击垫开始,经过组合逻辑,以一个打击垫结束。 请参阅此处的帖子.http://forums.xilinx.com/t5/Timing-Analysis/Question-about-maximum-combinational-path-delay/td-p/323347 --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 在原帖中查看解决方案 |
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嗨,
很可能有一部分设计没有时钟注册的端口。 理想情况下,它从一个打击垫开始,经过组合逻辑,以一个打击垫结束。 请参阅此处的帖子.http://forums.xilinx.com/t5/Timing-Analysis/Question-about-maximum-combinational-path-delay/td-p/323347 --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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ISE识别4种类型的路径:
- 从FPGA内部的时钟元件到FPGA内部的时钟元件 - 这被报告为“最短期限” - 从FPGA的主要输入到FPGA内部的时钟元件 - 这被报告为“最小输入到达时间......” - 从FPGA内部的时钟元件到FPGA的主输出 - 这被报告为“最小输出所需时间......” - 从FPGA的主要输入到FPGA的主要输出 - 这被报告为最大组合路径延迟 Avrum |
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