完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
本帖最后由 Geekerwwy 于 2016-4-25 14:39 编辑 在编写SPI FLASH控制器时遇到了点问题，如下图所示。 
举例来说，CS#的下降沿和CLK的上升沿之间需要有tSLCH=5ns的延迟，目前使用的CLK是50MHz，最快不能超过100MHz，也就是说不能通过计数器实现延迟，而且#5这样的语句是不可综合的，这个问题该怎么解决？ 希望大神们不吝赐教，小弟先谢过了。 
0
已退回2积分
|
|
相关推荐
6个回答
|
|
|
这个都是大于多少时间或者小于多少时间，你仔细看看，不是绝对的延时多少
|
|
|
2016-4-25 18:26:07
评论
|
|
|
是这样，但也不会差太多，而且如果用计数器计时，CLK上升沿加一次，这样最小时长也是一个CLK周期，难道要用两个时钟吗？或者用上下降沿？但一般下降沿是不建议使用的。 |
|
|
|
|
|
下降沿拉低，没有问题的，很多时候也会用下降沿
|
|
|
2016-4-25 19:27:46
评论
|
|
|
|
|
|
|
|
|
|
|
|
2016-4-29 16:42:39
评论
|
|
|
|
|
|
2016-4-29 16:54:20
评论
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1226 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1027 浏览 0 评论
2292 浏览 1 评论
2008 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2263 浏览 0 评论
1776 浏览 47 评论
6000 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
5908
淘帖
5730
