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我有一个带有Zynq XC7Z020板载的MicroZed板，我用它来做项目。
MicroZed Board在PCB上具有33.333MHz CMOS振荡器DSC1001DI1-033.3300T。 到现在为止，我使用那个振荡器为我的PS计时。 我使用Fabric Clock0以100 MHz（通过PLL）为PL提供时钟。 在PL中，时钟被分频以产生2MHz时钟使能信号，该信号又用于控制模拟数字转换器。 这工作正常，直到我决定董事会所做的测量不够准确（在时间轴上）。 因此，我将生成的时钟使能信号（2MHz）输出到IO-Pin，并使用示波器测量频率抖动。 抖动似乎具有高斯分布，标准偏差约为28ns。 我还测量了100MHZ时钟的标准偏差，大约是308ps。 然后我读到可以通过适当的PLL配置最小化抖动。 我还在Vivado找到了“时钟向导IP”-Block。 现在我有一些问题： 可以测量IO-Pin上时钟信号的频率抖动吗？ 我是否必须考虑信号路径中的OBUFS？ 我使用的测量设备本身有7.5 ps均方根抖动，应该没问题...... 如果不更换33.33 MHz输入振荡器，我是否有机会减少2MHz信号的输出抖动？ 假设我继续使用PS结构时钟为我的PL生成时钟信号。 如何配置PLL环路带宽？ 是否还有其他方法可以通过配置改善输出信号的抖动？ 关于抖动，在PS的“自定义IP”GUI中配置并不多，... 由于“时钟向导IP”有一个“最小化输出抖动”的选项，我想我可以使用该块生成抖动较少的100MHZ信号。 但是我应该将什么用作时钟向导的输入时钟？ 33.33 MHz时钟连接到封装引脚E7，它已经被PS（FIXED_IO_ps_clk）使用。 此外，时钟向导无法以某种方式选择“内部时钟”。 我是否必须以某种方式断开FIXED_IO_ps_clk？ 如何从FIXED_IO接口中提取该引脚？ “切片”-Block对接口没有帮助... FIXED_IO_ps_clk引脚似乎是双向的，但时钟向导的输出引脚是单向的。 在此先感谢您的帮助。 蒂莫 
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12个回答
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我忘了提一下，根据数据表，33.333MHz CMOS振荡器有一个“抖动最大循环周期Jcc = 50ps”。
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t，最佳做法是直接从低抖动时钟源为A / D提供时钟，使FPGA逻辑与同一时钟的第二个输出同步。
FPGA中的时钟没有任何优于~100 ps p-p抖动，因为内部太多了。 IO的最佳抖动约为35 ps，因此in，out，逻辑不会低于。 这就是GT（收发器）需要自己的低抖动时钟源的原因。 A / D和D / A需要同样的谨慎。 Austin Lesea主要工程师Xilinx San Jose |
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感谢您的回复。我知道使用高抖动时钟源来控制A / D转换器远非最佳。
我将在pcb-design的下一个版本中对此进行更改。 如果有任何选项可以减少当前设计中的抖动，那么知道它会更有意思。 100ps仍然比我目前的300ps更好...（这就是为什么我询问“时钟向导”和该对话框中的选项） |
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t，尝试移位到270度（-90度）的ADC捕获时钟。
与相同时钟频率的内部和外部使用相比，这是抖动中的已知空值。 设置不太可能完全改善抖动。 Austin Lesea主要工程师Xilinx San Jose |
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timolang写道：我忘了提及，根据数据表，33.333MHz CMOS振荡器有一个“抖动最大周期循环Jcc = 50ps”。
该规范本身并不重要。 DSC1001DI1-033.3300T数据表显示“出色的抖动和稳定性能”。 那么，所有振荡器数据表都表明，即使抖动性能特别差的振荡器也是如此。 当我读到数据表时，我注意到两件事： 它没有以任何方式指定抖动，允许您确定抖动是否足够低以满足您的需求， 它包含一个小数N分频PLL，它（历史上）与低成本振荡器中的“低抖动”无关。 我可以建议尝试不同的振荡器吗？ 最好的选择是在包含基本振荡器和无PLL的同一封装中。 艾伦 |
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嗨，大家好，
我还在使用MicroZed进行设计，该设计需要ADC上的低时钟抖动。 我打算使用Zynq内部的XADC。 从阅读这篇文章看来，我似乎需要为XADC使用外部时钟源。 我能够为XADC提供外部时钟并绕过Zynq的MMCM / PLL，因此引入的抖动不是问题吗？ 或者我必须使用外部ADC吗？ 干杯， 马特 |
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男，
内部XADC不受内部抖动源的挑战。 对MADM / PLL到XADC的外部良好低抖动XO（小于35ps p-p抖动）足以满足12位分辨率的规范。 ADC具有更多位或更快的转换速率，可以经历抖动（EFNB）的有效位数问题。 与某些转换器相比，XADC采样率并不是那么快。 Austin Lesea主要工程师Xilinx San Jose |
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谢谢回复。
我应该提到我将使用XADC进行“等效时间采样”，后续样本的间隔为10ps。 （http://www.tek.com/document/application-note/real-time-versus-equivalent-time-sampling） 对于35ps p-p抖动，这表示超过我的目标“等效采样周期”10ps的周期。 据我所知，对于 |
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男，
您如何期望从1us转换时间AD获得该时间分辨率？ 或者，更重要的是，您希望如何在样本之间的千微秒内将XADC触发到10ps以内？ XADC的最大模拟带宽受采样和保持时间的限制。 这远远高于采样率，但无法采样并将波形恢复到该带宽水平,,,, Austin Lesea主要工程师Xilinx San Jose |
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有关我的解释，请参阅附图。
要采样的信号（黑信号）是周期性的，并且在采样发生的整个时间内保持不变。 ADC时钟（其正边沿为红色）与黑色信号的频率略有不同（仍在允许的XADC频率范围内）。 实际上，信号在较低的ADC时钟采样，XADC能够转换数据。 如果保持运行足够的时间，两个时钟之间的轻微偏移将导致采样取整个输入信号。 如果您连接ADC的样本，它们将在ps范围内显示为“等效采样”。 实际上，它们是在较低的us转换时间采样的。 |
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是，
都是真的。 现在为了现实。 由于总是存在抖动，即使是最好的设计而没有创建自己的ASIC，也会产生至少35 ps p-p的抖动。 而且，它会变得更糟。 因此，随机采样和重建波形将首先受到捕获（保持）的最小时间段的限制，抖动使得更糟。 我想你可能会从XADC获得100 MHz 8位采样范围，并对信号进行大量数字处理。 如果你能打败它，请告诉我们， Austin Lesea主要工程师Xilinx San Jose |
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好的，感谢您的反馈。
看起来我还有更多的阅读要做。 我对Zynq和ADC的世界相对较新。 由于总是存在抖动，即使是最好的设计而没有创建自己的ASIC，也会产生至少35 ps p-p的抖动。 而且，它会变得更糟。 我在这里假设您指的是使用Zynq / FPGA作为时钟发生器的任何设计，而不是其他为ADC计时的方法？ 如果是这种情况，我将尝试使用您之前推荐的方法，使用低抖动时钟源和外部ADC来查看是否可以获得更好的结果。 |
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