完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
当试图生成BITFILE在ISE 13.2中我得到一个错误:NgdBuild:770 ..当我查看Xilinx支持AnswersI时发现了三个点。它被赋予“在第二点选择性地禁用IBUF / OBUF插入” 任何人都可以详细解释我 我们是否选择性地禁用未连接到顶部模块端口的输入/输出端口上的IBUF / OBUF插入? 如何使用“buffer_type”约束。 对于XST ??? 谢谢, KARTHIK |
|
相关推荐
2个回答
|
|
XST绝不会在未连接到顶级端口的网络上插入IBUF或OBUF。
任何未连接到顶级端口的东西都不应该附加IBUF或OBUF。 合成将在更大的设计中使用的模块,并且应该在没有插入I / O缓冲区的情况下完成。 默认情况下,XST会将任何HDL的顶级定义的端口视为设备的引脚,并插入I / O缓冲区。 可以通过设置“-iobuf no”的XST选项来禁用此功能。 buffer_type约束用于时钟缓冲器类型。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com 在原帖中查看解决方案 |
|
|
|
XST绝不会在未连接到顶级端口的网络上插入IBUF或OBUF。
任何未连接到顶级端口的东西都不应该附加IBUF或OBUF。 合成将在更大的设计中使用的模块,并且应该在没有插入I / O缓冲区的情况下完成。 默认情况下,XST会将任何HDL的顶级定义的端口视为设备的引脚,并插入I / O缓冲区。 可以通过设置“-iobuf no”的XST选项来禁用此功能。 buffer_type约束用于时钟缓冲器类型。 ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
只有小组成员才能发言,加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2430 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
756浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
546浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
368浏览 1评论
1964浏览 0评论
683浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-24 04:50 , Processed in 1.360563 second(s), Total 46, Slave 39 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号