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我正在使用ZC706套件和ISE14.4。
我在PL中使用XPS生成AXI.DDR控制器。 AXI.DDR控制器的S_AXI总线通过AXI互连连接到M_AXI_GP1。 当我在板上运行它时，我看到来自DDR控制器的init完成信号没有被断言。 请帮助我作为我与“zc706-mig-rdf0242-14.4”设计进行比较的约束文件并且是相同的。 时钟从时钟发生器提供给DDR控制器。 sys_clk_n / p作为输入时钟连接到CLKGENERATOR，DDR控制器在Phy侧运行800Mhz，在控制器运行200Mhz.Slave AXI总线宽度为AXI.DDRis 512bits。 卡皮尔古普塔 project_6.srcs.rar 6322 KB 
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9个回答
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嗨Kapil，
AR中提到的过程提供了在XPS环境中配置内存控制器的分步过程。 请找到14.4中编译的xps项目附带的zip文件 --HS -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 在原帖中查看解决方案 ZC706_Ext_MIG_14dot4.zip 1557 KB |
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嗨卡皮尔
请使用此AR。 这已经与ZC706一起经过测试和验证。 http://www.xilinx.com/support/answers/53320.htm --HS -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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答案链接提到DDR3内存的引脚分配与PS端接口。
PL端DDR3内存为64位宽（SODIMM）。 您能否查看附加生成的源文件，并帮助我生成AXI.DDR3控制器（使用XPS（ISE14.4））中缺少的内容。 我检查从DDR3控制器完成的校准，它总是'0'。 请帮忙 问候 卡皮尔 |
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嗨Kapil，
AR中提到的过程提供了在XPS环境中配置内存控制器的分步过程。 请找到14.4中编译的xps项目附带的zip文件 --HS -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- ZC706_Ext_MIG_14dot4.zip 1557 KB |
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感谢使用XPS14.4的参考设计。
我在生成的设计中发现的差异是连接到DDRC的sync_pulse的DUTY CYCLE不是“.0625”，而是默认值0.5。 但是我没有在Clock_generator4.03（ISE14.4）中看到时钟发生器中所有CLKOUT的DUTY CYCLE参数。 如何使用时钟发生器设置输出时钟的DUTY CYCLE？ 我在生成后更改了elaboration目录中的clock generator.vhd文件后验证了这个问题。 请告诉我。 |
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嗨，
您可以将ZIP文件夹中附带的MHS的clock_generator部分复制到MHS中吗？ 我们通常使用GUI或直接在MHS中更新它。 --HS -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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这种设计适用于ZC706板，我们可以进行基本的读/写操作。
但是在进一步详细的内存测试中，我们发现内存错误： - 每当我们从AXI DDR读取128位（64位双倍数据速率）时，对于每第13个字节（位98：103），我们得到第5个字节（位32:39）作为结果。 所有其他位/字节都被正确写入和读取。 - 我们可以通过使用Chipscope AXI Monitor将正确的值写入AXI DDR Slave端口。 但是在从AXI DDR从端口读取的值中，我们看到第13个字节（位98：103）与我们写入第5个字节（位32:39）的内容相同。 还有其他人看过这个问题吗？ 为了测试，我们使用linux“devmem”命令读取/写入连接到PL的DDR内存。 有趣的是，我们注意到这种AXI DDR设计仅对ddr地址使用14位（ddr_memory_addr [13：0]），而在ZC706的主UCF中，我们看到DDR地址为16位。 虽然这可能不会影响单独交换一个特定字节的方式，但我们认为我们已经指出了这一点。 |
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只有小组成员才能发言，加入小组>>
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