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大家好，
关于使用“case”有两个verilog代码。如下： 一个） b） a）（使用“默认”）我通过合成器查看技术原理图。结构是“LUT”。 b）（所有可能的列出，没有增加“默认”）但其结构是专用的多路复用器，它可以节省许多资源。 我的问题：使用“默认”，为什么它的结构是“LUT”而不是专用的multipexers？ 
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9个回答
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嗨，gszakacs
我的ISE ISE版本是12.4。 我的设备是Spartan-3A DSP（XC3SD1800A）。以下是技术原理图的一部分： a）使用“默认” b）列出所有可能的，没有增加“默认” |
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在运行Map之后，您仍然没有说明这两种实现在资源使用方面是否有所不同。
我不知道S3A架构中有任何“专用多路复用器”，因此很难说它是如何实现的 第二个图像转换为LUT。 如果它真的是一个“技术示意图”而不是一个 “RTL原理图”，然后我希望看到LUT而不是多路复用器，或者可能找到它 显示的复用框是包含LUT的分层元素。 最后，这是没有实际意义的 这是因为在绘制设计之后，唯一真正的使用计数。 - Gabor - Gabor |
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实际上，Sparan-3架构中有专用的MUX（就像大多数Xilinx FPGA架构一样）。
这些在UG331中有描述 - 它们在CLB图中可见（图5-2），详见第8章。 在Spartan-3中，每个切片都有两个LUT。 两个LUT的输出可以使用F5MUX复用在一起 - 这允许任意5个输入组合功能。 进一步的MUXing可以使用FiMUX完成，FiMUX在一组SLICE中具有专用路由，以实现6,7和8输入功能的等效F6MUX，F7MUX和F8MUX。 这些MUX也可用于实现宽MUX结构。 每个LUT4可以输入2-1 MUX（它有2个数据输入和一个控制输入）。 使用F5MUX，工具可以生成4输入MUX，使用F6MUX，它可以执行8输入MUX。 很难看到原理图生成，但它看起来像MUXes说MUX5和MUX6 ...... 当然，这些都没有回答为什么两个RTL描述（功能上应该相同）提出完全不同的实现的问题...... 这可能是“full_case / parallel_case”问题。 两种编码样式显然都是full_case - 所有8种可能的输入组合都包含在案例中。 但是，通过使用默认值，第一个版本显然不是parallel_case - 语法指定它应该使用默认值，如果它不匹配上面的任何案例项 - 这实际上不是parallel_case。 工具应该已经发现它们在功能上是等效的，并且在两种情况下都使用了F5MUX / F6MUX的更高效的实现，但它看起来有点像...... Avrum |
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我的观点是，从两个实现的“技术原理图”的片段中不清楚
在运行mapper之后会真正使用不同的资源。 我不明白为什么4：1多路复用器（是的 是8种情况，因此三条选择线但只有四条输入）需要切片的附加多路复用结构。 也许这两个实现实际上是在改变“类型”输入的编码？ 至于“parallel_case”的想法，它将是一个相当愚蠢的合成器，无法识别a 默认情况为并行（按定义并行），其他情况显然没有重叠。 您可能希望尝试新的解析器以查看结果是否更一致。 在这两种情况下，我仍然希望在地图之后看到LUT计数。 - Gabor - Gabor |
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嗨，avrumw
首先，非常感谢你回答我的问题。 是的，我希望这两个代码可以在map之后使用F5MUX / F6MUX更有效的实现。但是第一个版本不是这样的配置（你看到上面的图a）和第二个版本是这样的结构（你 可以看到上面的图b）。 为什么第一个版本在地图之后不是F5MUX / F6MUX？ 谢谢 ！ |
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有人知道这个问题
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