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请教各位专家：
使用AD9364的FDD模式，将DATA_CLK送入FPGA的时钟输入引脚，用FPGA内部PLL进行倍频。 当AD9364处于ALERT状态时，FPGA内部PLL能够保持锁定状态。通过写寄存器将AD9364状态置为FDD状态时（reg[0x017]=0x1A），发现FPGA内部PLL不能保持锁定状态了。 请教大家哪个寄存器的配置有问题会造成上述现象？ 
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6个回答
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正常来说DATACLK在alert状态还是FDD下都是有输出时钟，你可以通过示波器测试下这个时钟频率是否正常。
我觉得是不是这个驱动能力不足？ 你可以尝试下吧寄存器03B的值改为44，这样可以提到DATACLK的驱动能力20%。 |
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按照您说的方法试了一下，还是有问题。如果屏蔽掉0x289,0x8E的寄存器设置，就没有问题。有点摸不着头脑了。
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看你这个意思说的是AD9361内部的PLL锁定问题吧？不是FPGA的。
如果是9361内部PLL只有可能是你在cal的过程中出现问题了，导致在FDD状态下PLL无法锁定 这个cal主要在016寄存器，校准OK后会自清零，你可以重点查下这个 另外BBPLL是否有正常锁定？ |
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miweurwer 发表于 2018-8-20 08:05 AD9361指示的BBPLL是一直锁定的，输出的DATA_CLK送入FPGA内部锁相环不能锁定。 |
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查电源
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你好，问题解决了吗？
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2018-12-17 16:23:58
评论
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只有小组成员才能发言，加入小组>>
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