无法设置端口的LOC属性

首先，自定义（您自己的）设计应与现有的板硬件相匹配。
另外在Vivado 2012.X中，当get_ports返回引脚时，会添加一条新的解析消息：get_ports调用正在转换为get_pins调用，因为没有直接连接到顶级端口。
这可能是由于在顶层终端和单元引脚之间插入了IO缓冲器。
如果目标是应用将迁移到顶级端口的约束，则需要手动实例化IO缓冲区。
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引脚AH2和AH1对应ZC706的MGTPTXP0_110和MGTPTXN0_110引脚。您是否在设计中实例化/使用了GTX_BANK_110 GTP0？
如果你没有，那么这些警告是预期的。
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大家好，
谢谢你的回复。
我同意引脚连接到MGTXTXP0 / MGTXTXN0。
但是，在ZC706手册中设置的原理图和约束中，它们是针对FMC_HPC_DP4_C2M_P / N定义的。
我们正在使用PCI IP核，我认为这将添加必要的缓冲区/ IO以及ZC706约束。
是否有任何文件涵盖这些端口的使用，因为需要另外一定程度的约束。
问候
沃尔特

在设计中使用顶级端口的通用FMC命名约定有点不寻常。
您确定在HDL代码中建立了正确的连接，以便将FMC_HPC_DP4_C2M_P端口连接到pcie_exp_txp＃端口，将FMC_HPC_DP4_C2M_N端口连接到您在设计中实例化的PCIe内核上的pcie_exp_txn＃端口吗？
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

嗨麦基特
这是电路板设计的顶级代码的副本。
这是测试具有PCIe接口的第三方FMC卡的基本设计。
XC7c045ffg900 PCIe配置为根复合模式。
相关电路板设计的图片在随附的pdf文件中给出。
在适用的情况下，为系统中的每个IP内核选择了基于生成板的IO约束。
`timecale 1 ps / 1 ps
模块pci_system_wrapper（DDR_addr，DDR_ba，DDR_cas_n，DDR_ck_n，DDR_ck_p，DDR_cke，DDR_cs_n，DDR_dm，DDR_dq，DDR_dqs_n，DDR_dqs_p，DDR_odt，DDR_ras_n，DDR_reset_n，DDR_we_n，FCLK_CLK1，FIXED_IO_ddr_vrn，FIXED_IO_ddr_vrp，FIXED_IO_mio，FIXED_IO_ps_clk，FIXED_IO_ps_porb，FIXED_IO_ps_srstb，FMC_HPC_DP4_M2C_P，FMC_HPC_DP4_M2C_N
，FMC_HPC_DP4_C2M_P，FMC_HPC_DP4_C2M_N）;
inout [14：0] DDR_addr;
inout [2：0] DDR_ba;
输入DDR_cas_n;
输入DDR_ck_n;
输入DDR_ck_p;
输入DDR_cke;
输入DDR_cs_n;
inout [3：0] DDR_dm;
inout [31：0] DDR_dq;
inout [3：0] DDR_dqs_n;
inout [3：0] DDR_dqs_p;
输入DDR_odt;
输入DDR_ras_n;
输入DDR_reset_n;
输入DDR_we_n;
inout FIXED_IO_ddr_vrn;
inout FIXED_IO_ddr_vrp;
inout [53：0] FIXED_IO_mio;
inout FIXED_IO_ps_clk;
inout FIXED_IO_ps_porb;
inout FIXED_IO_ps_srstb;
输出FCLK_CLK1;
输入[0：0] FMC_HPC_DP4_M2C_P;
输入[0：0] FMC_HPC_DP4_M2C_N;
输出[0：0] FMC_HPC_DP4_C2M_P;
输出[0：0] FMC_HPC_DP4_C2M_N;
wire [14：0] DDR_addr;
wire [2：0] DDR_ba;
wire DDR_cas_n;
wire DDR_ck_n;
电线DDR_ck_p;
电线DDR_cke;
wire DDR_cs_n;
wire [3：0] DDR_dm;
wire [31：0] DDR_dq;
wire [3：0] DDR_dqs_n;
wire [3：0] DDR_dqs_p;
电线DDR_odt;
wire DDR_ras_n;
wire DDR_reset_n;
wire DDR_we_n;
电线FIXED_IO_ddr_vrn;
wire FIXED_IO_ddr_vrp;
wire [53：0] FIXED_IO_mio;
电线FIXED_IO_ps_clk;
电线FIXED_IO_ps_porb;
wire FIXED_IO_ps_srstb;
wire clk_250MHz_w;
wire [0：0] FMC_HPC_DP4_M2C_P;
wire [0：0] FMC_HPC_DP4_M2C_N;
wire [0：0] FMC_HPC_DP4_C2M_P;
wire [0：0] FMC_HPC_DP4_C2M_N;
// wire [0：0] pci_exp_rxn; // wire [0：0] pci_exp_rxp; // wire [0：0] pci_exp_txn; // wire [0：0] pci_exp_txp;
wire PCI_RESET_w = 1'b0;
//复位有效高电线SYSTEM_RESET_w = 1'b0;
分配clk_250MHz_w = FCLK_CLK1;系统system_i（.DDR_addr（DDR_addr）,. DDR_ba（DDR_ba）,. DDR_cas_n（DDR_cas_n）,. DDR_ck_n（DDR_ck_n）,. DDR_ck_p（DDR_ck_p）,. DDR_cke（DDR_cke）,. DDR_cs_n（DDR_cs_n），
.DDR_dm（DDR_dm）,. DDR_dq（DDR_dq）,. DDR_dqs_n（DDR_dqs_n）,. DDR_dqs_p（DDR_dqs_p）,. DDR_odt（DDR_odt）,. DDR_ras_n（DDR_ras_n）,. DDR_reset_n（DDR_reset_n）,. DDR_we_n（DDR_we_n），.FIXED_IO_ddr_vrn
（FIXED_IO_ddr_vrn），.FIXED_IO_ddr_vrp（FIXED_IO_ddr_vrp），.FIXED_IO_mio（FIXED_IO_mio），.FIXED_IO_ps_clk（FIXED_IO_ps_clk），.FIXED_IO_ps_porb（FIXED_IO_ps_porb），.FIXED_IO_ps_srstb（FIXED_IO_ps_srstb），.PCI_RESET（PCI_RESET_w），.SYSTEM_RESET（SYSTEM_RESET_w），.pci_exp_rxn（FMC_HPC_DP4_M2C_N
），。pci_exp_rxp（FMC_HPC_DP4_M2C_P）,. pci_exp_txn（FMC_HPC_DP4_C2M_N）,. pci_exp_txp（FMC_HPC_DP4_C2M_P））; endmodule
。
ZC706.xdc 45 KB
system.pdf 36 KB

在构建系统时是否收到任何其他警告或错误消息？
您发布的代码与您发布的系统图不完全匹配。
可能合成器不知道PCIe包装器内部有MGT，并且在顶层添加了SelectIO缓冲器。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

嗨mcgett，
能否详细说明一下你评论说：“你发布的代码与你发布的系统图不完全匹配。”
我问，据我所知，xdc文件有许多未使用的引脚位置，但我认为顶级levelveril文件或多或少是正确的。
我确实得到了其他警告，但几乎所有都是由于为修剪的焊盘指定了IO端口/引脚限制。
问候
沃尔特

大家好，
就像后续行动一样。
我认为它与我之前制作的帖子和BOARD-PIN属性有关，它在相关的核心IP约束区域中设置。
正如本文所述，此属性标记了Vivado 2013.4上的错误。
我将尝试更改电路板设计IP以不参考ZC706电路板并手动设置它们以查看是否可以解决问题。
http://forums.xilinx.com/t5/Vivado-TCL-Community/set-property-BOARD-PIN/m-p/408665#M976
问候
沃尔特

大家好，
在我看来，问题在于试图分配已经在ZC706电路板设计上分配的引脚，或者是不兼容的或专用的IO类型。
例如，
约束
set_property PACKAGE_PIN AH2 [get_ports FMC_HPC_DP4_C2M_P] set_property PACKAGE_PIN AH1 [get_ports FMC_HPC_DP4_C2M_N]
由于ZC706板系统上的某些其他实体已将它们分配给MCTXTXP0_N / P或这些引脚被保留，因此无法分配这些位置。
我遇到的问题是我无法找到已设置这些相关引脚约束的所有系统文件。
我也无法找到xc7z045ffg900-2部分的数据表，其中显示了设备的可用端口和引脚。
在过去（Spartan），通常有一个特定部件的数据表，描述了各种IO模块。
因此，如果有人指出我可以在哪里找到该文件，我将不胜感激。
如果我可以指出这些引脚受限制的设计文件中的哪个位置，我将不胜感激。
问候
沃尔特

>你能否详细说明你的评论，“你发布的代码并不完全
>匹配您发布的系统图。“
重新阅读之前的帖子并再次查看PDF后，一切看起来都很好。
>因为ZC706板系统上的其他实体已经分配了它们
>到MCTXTXP0_N / P或保留这些引脚。
实施阶段仅使用已经给出的内容，并且不会动态创建材料。
在您的原始帖子中您的帖子ERROR消息是：
> [Vivado 12-1411]无法设置端口的LOC属性，站点位置无效
> [“C：/miniNESIE/Vivado/PCI_RC/PCI_RC.srcs/constrs_1/new/ZC706.xdc”：740]
和第740行引用
> set_property PACKAGE_PIN AH2 [get_ports FMC_HPC_DP4_C2M_P]
这表示您尝试将常规IO缓冲区放置在专用MGT引脚中，这是不允许的。
我知道你不打算这样做，但这就是ERROR消息指示正在发生的事情。
正如我在之前的帖子中所说的那样：合成器可能不知道PCIe包装器内部有MGT，并且在顶层添加了SelectIO缓冲区。
您需要解决此问题并防止IBUF和OBUF插入这些引脚。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

大家好
针对这一具体问题的解决方案是通过实现的
http://forums.xilinx.com/t5/PCI-Express/Changing-PCI-Transceiver-pads-on-ZC706-Board/m-p/414909#M5101
哼哼
问候
沃尔特