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大家好，
我是一个ssd1322 OLED控制器接口线（SPI + D / C #）模式。我需要能够集D / C #信号高低取决于我发送一个命令字节和数据字节，但我看不到的方式告诉，发送器是空的所以我能正确操纵D / C #信号 与UDB SPI主这是容易做到的，但不幸的是我没有足够的UDB剩下使用UDB通过SPI主。 我还没有看到具体的时序图（不像udb SPI主机实现），我可以清楚地看到在SPI主模式下将肯定或否定的SS #信号，所以我不能告诉你我有看SCB硬件寄存器的一个机会，改变D / C #信号发送在SS信号被否定之前的下一个字节。不幸的是，渣打银行文件一般是相当差的。 为了解决这些问题，我可以告诉SCB组件没有SS #信号，然后请求引脚与标准针组件和直接操作它。同样不幸的是，API没有办法这样做，我不看路直接登记访问做，要么。我想SS #引脚分配销组件然后钳工试分配SCB SS #信号无论如何和***，因为没有其它可用的销。我不想有一个“无用”的SCB控制引脚，所以选项以及。我相信这是一个错误的身体虽然不在SCB本身。 所以…我好像被卡住了。我猜可能是在配置模式下使用SCB。有人用，在SPI操作和分享他们有什么秘诀？ 
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11个回答
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通过对TCPPWM SPI主组件可用的SPI母版示例程序，要走的是读取中断标志并检查传送信号完成的信号。看看它的代码。
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谢谢您。我可以完全查看中断标志来确定移位寄存器何时完成，但是它不解决发送器移位寄存器排空（与中断标志被设置）和SCB组件自动地否定SSα的“RACE”，因为移位寄存器是空的。发送FIFO是空的。有关于具体时间的文件吗？PSOC4体系结构TRM详细地讨论了具有某些传输模式的SSα，但没有显示内部状态的奇特时序图，特别是当SSα被否定时。
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当我查看组件数据表时，有一个概述如何选择选择行的图表。（第104页，“选择和SCLK时序相关性”）
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你指的是哪一个数据表？
PSOC4 SCB PSoC创建者组件数据表（V1.0）没有104页，PSoC 4200通用数据表也没有。PSoC 4100/4200族TRM（寄存器TRM）不具有此信息，并且我相信您所指的文档（PSoC 4100/4200族架构TRM）在移位操作的结束、“FIFO空”标志和从选择之间没有显示任何定义的定时。（事实上，我找不到文档中的“相关性”一词，它引用任何SPI），而第104页没有任何与SPI主模式相关的东西。 我非常感谢你能提供的任何帮助。你看到的是哪一份文件？你有没有链接到特定的文档？我已经检查了上面的文档并确保我正在使用网站上最新的版本。 |
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你使用的是哪个版本的创建者？1是SCB成分表的第一个版本，在造物主3.1由v2.0a。网上的链接是http://www.cypress.com/？RID＝78826
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您好，我有一个类似的显示工作通过将D/C线连接到一个单独的引脚。在写之前，我把它设置为需要的值，在写之后，我把它放回原处。即使将数据与命令字节混合，它也能很好地工作。
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LexARION：有趣。我不喜欢可能的比赛条件，这就是为什么我试图避免它，但只要D/C线是在正确的状态时，最后一位被移出，它应该工作，正如你所提到的。谢谢分享你的经验。
我最后使用一个基于LCD显示为ST7565我弄坏了我的ssd1322 OLED显示之前的一段时间（SPI传输无关）——ST7565也有D / C #线但它的使用不同，因此不会有这个问题。 |
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@ HLI：我使用PSoC创建者3.0SP2。我还没有更新到3.1，因为我不想破坏更新组件的风险。
我看了你链接的文档，但它仍然没有给我准确的时间信息，关于当字节已经从移位寄存器中移出并且在输出FIFO中没有更多字节时，从选择将被否定。 在psoc4 SCB数据并对该数据表SPI主V2.40 26页的非常有用的定时信息几乎无用的定时信息比较（http://www.cypress.com/？DOCID＝43166）。 |
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我链接的文档告诉第104页，在最后SCLK周期之后（当CPHA＝0时，选择被取消断言1/2 SCLK周期，当CPHA＝1时它是1 SCLK周期）。在BLE器件上的时间是1/4 SCLK周期较短。
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是的，我明白了，但这又是不够的数据。我不责怪你，但我想指出为什么是不够的。
我的理解是，SS将negatied 1/2 SCK（CPHA = 0，psoc4）传输后的最后一位，按图105页。它不给任何以下的时序关系的指示： 从“发射空”标志被设置为SS #被否定“TX FIFO空”标志被设置为发送移位操作的开始 现在。。。我可以做一些假设（从TX空SS #否定就是图显示）但我想这个信息是记录在内部，是确定性的，这就是为什么一个好的图形显示，SCK，SS #和各点的事情会有用的。 我认为最大的问题不是事实，我不能准确地告诉当一个角色已经得到了充分的传播更使我没有办法*保证* SS #是我等待发射的空我可以控制另一行举行活动（D / C #在OLED的例子）在精确倍。 不管怎样，我想我们已经得出结论了。遗憾的是，这不是我所希望的。-再次感谢大家的帮助。非常感谢。 |
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SPI完成时设置的最后一个元素被传送（85页）SS #将去断言1 / 2至1时钟周期后，目前已收到最后一个数据元素（读写延迟从TX FIFO空）将在最后一个元素是放置从FIFO发送缓冲区将将开始下一个SCLK周期做手动控制时，时间取决于你的SCLK的速度是多少。
我只是发现了spi_spibusi***usy()功能，让你的SS #线的状态。当你用你得到确切的信息时，传输已经结束，和SS #得到否定。然后你可以改变D/C。 但我认为图在udb基于SPI的组件会很有帮助。也许通过提交一个支持案例请求一个… |
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