请问设置OFFSET的约束定义是什么？

大家好，
我在GMII接口中为以太网千兆位的Rx部分设置约束时遇到问题。
首先，我需要找到信号的实际细节：
我附上了IEEE规范的细节。
设置时间为2.0ns，保持时间为0.5ns。
其次，我需要找到如何定义约束：
在第206页附带的tri_mode_eth_mac_ug138.pdf文件中，给出了详细信息。
他们说的是我需要延迟数据，以便我可以在约束之前应用OFFSET。
第三，我需要让它适应我的代码
这是我现在对Rx部分的代码。
时钟：
//输入来自Rx_clk引脚的接收时钟
IBUFG Rx_IBUFG（.I（Rx_clk）,. O（Rx_clk_IBUFG））;
BUFG Rx_BUFG（.I（Rx_clk_IBUFG）,. O（Rx_clk_O））;
assign MAC_rx_clk = Rx_clk_O;
数据＆安培;结肠;
// reg boundery信号
总是@（posedge MAC_rx_clk或posedge重置）
如果（重置）
开始
Rx_er_dl1
总是@（posedge MAC_rx_clk或posedge重置）
如果（重置）
MCrs_dv
在其余代码中使用MCrs_dv
总是@（posedge MAC_rx_clk或posedge重置）
如果（重置）
MRxD
在其余代码中使用MRxD
分配MRxErr = Rx_er_dl3;
在其余代码中使用MRxErr
根据第206页附带的totri_mode_eth_mac_ug138.pdf文件，我需要使用IODELAY2延迟数据。
但是，我是否需要在此处执行此操作，因为我已将数据延迟3个Rx_clk周期？
根据同一文档，我需要将约束定义为：
tiMEGRP“IN_GMII”OFFSET = IN 2 ns有效2 ns在“gmii_rx_clk”之前;
其中IN_GMII是输入引脚，而gmii_rx_clk是输入时钟。
在我的情况下，IN_GMII是什么？
MRxErr，MCrs_dv和MRxD或输入焊盘本身，即Rxd，Rx_dv，Rx_er
在我的情况下，gmii_rx_clk是什么？Max_rx_clk或垫本身Rx_clk？
ethernet.pdf的tri_mode_eth_mac_ug138_约束6988 KB



以下为原文

Hi All,

I have problems setting up my constraints for the Rx part of the ethernet gigabit in GMII interface.

First I need to find the actual details of the signals:

I have attached the details of the IEEE specification. Setup time is 2.0ns and hold time is 0.5ns.

Second I need to find how to define the constraint:

In the tri_mode_eth_mac_ug138.pdf file attached at page 206 the details are given. What they say is that I need to delay the data so that I can then apply an OFFSET IN BEFORE constraint.

Third, I need to adapt it to my code
Here is my code for the Rx part right now.

clock:

//Input receive clock coming from Rx_clk pinIBUFG Rx_IBUFG ( .I(Rx_clk), .O(Rx_clk_IBUFG) );BUFG Rx_BUFG ( .I(Rx_clk_IBUFG), .O(Rx_clk_O) );assign MAC_rx_clk   =Rx_clk_O;Data:



//reg boundery signalsalways @ (posedge MAC_rx_clk or posedge Reset)    if (Reset)          begin        Rx_er_dl1           <=0;        Rx_er_dl2           <=0;        //added delay on the Rx_er to match delay of Rx_dv        Rx_er_dl3           <=0;        Rx_dv_dl1           <=0;        Rx_dv_dl2           <=0 ;        Rxd_dl1             <=0;        Rxd_dl2             <=0;        end    else        begin        Rx_er_dl1           <=Rx_er       ;  //received error        Rx_er_dl2           <=Rx_er_dl1   ;        Rx_er_dl3           <=Rx_er_dl2   ;        Rx_dv_dl1           <=Rx_dv       ;  //received dataValid        Rx_dv_dl2           <=Rx_dv_dl1   ;          Rxd_dl1             <=Rxd         ;  //Rxd is receive dtata pins        Rxd_dl2             <=Rxd_dl1     ;          end   always @ (posedge MAC_rx_clk or posedge Reset)    if (Reset)          MCrs_dv         <=0;    else if(Rx_dv_dl2)           /// Received DataValid is high to indicate that valide data is present on the corresponding RxD        MCrs_dv         <=1;    else        MCrs_dv         <=0;MCrs_dv is used throughout the rest of the code


always @ (posedge MAC_rx_clk or posedge Reset)    if (Reset)          MRxD            <=0;    else if(Rx_dv_dl2)   //If Received DataValid is high to indicate that valide data is present on the corresponding RxD        MRxD            <=Rxd_dl2;   MRxD is used throughout the rest of the code



assign MRxErr   =Rx_er_dl3      ;

MRxErr is used throughout the rest of the code


According to tri_mode_eth_mac_ug138.pdf file attached at page 206, I need to delay the data using IODELAY2. HOWEVER, do I need to do this here since I already delay the data 3 Rx_clk cycles?

According to the same document I need to define the constrain as:
TIMEGRP "IN_GMII" OFFSET = IN 2 ns VALID 2 ns BEFORE "gmii_rx_clk";

where IN_GMII is the input pins and gmii_rx_clk the input clock.

In my case IN_GMII is what? MRxErr, MCrs_dv and MRxD or the input pad themselves i.e. Rxd, Rx_dv, Rx_er
In my case gmii_rx_clk is what? Max_rx_clk or the pad itself Rx_clk?
            tri_mode_eth_mac_ug138_ constraints for ethernet.pdf ‏6988 KB