[问答]

如何估计SerDes输入时序约束所需的偏移输入延迟？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我们正试图更好地约束我们的输入SerDes线路，580Mb / s DDR 14bit。我们有一个有效的解决方案，但会在最终数据中产生故障。从wp237开始，我们将使用第一个选项来定义周期，而不是上升沿和下降沿的两个输入偏移组。该示例为这些偏移提供3ns和-2ns。不过我有几个问题。 1）同样的白皮书指出“如果时钟同步元件的时钟不通过输入焊盘 - 例如，它来自另一个时钟 - 则OFFSET约束将无法在时序分析期间返回任何路径”，因此，当我们使用输入SerDes时钟资源来生成DDR时钟时，我们不会期望任何分析甚至是建立/保持违规的通知。 2）在同一白皮书中，“OFFSET约束不优化由内部生成的时钟计时的路径”，如果是这种情况，DDR SerDes的情况下的偏移约束有什么用处。我可以理解逻辑，因为DDR时钟仅在专用内部线路上运行到该组的IOB块，因此已经优化并且非常静态。 3）我们所有的LVDS线路相对于时钟都匹配在2.5mm以内。因此，作为UI产品的延迟，我们谈论的是ps而不是2ns。我们怀疑阻抗变化或差异，所以自然的问题是如何估计所需的偏移输入延迟？ 4）我们可能需要使用iDELAY资源来扫描延迟，直到毛刺不存在为止。然而，在降低此线路之前尽可能多地限制.ucf会很好，因为我们在这块电路板上有许多LVDS线路。非常感谢。埃德 0
2019-8-9 09:54:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报 h1654155275.5916 相关推荐 • 请教时序约束中offset问题 3671 • AD9694输入时钟低于337.5MHz时，serdes锁相环无法锁定怎么解决？ 2243 • 请问怎样去设计多输入时序逻辑电路？ 1383 • 如何在FPGA设计环境中加入时序约束？ 1802 • 输入抖动约束是否对PCIe源时钟有效？ 2189 • OFFSET在2个FPGA之间的时序约束 1698 • 如何使用ucf约束文件为输入数据添加一个小延迟？ 2202 • 输入时钟和MMCM输出时钟之间的延迟 3990 • 关于时序约束，该怎么开始？ 10964 • 时序约束后，程序最高的工作时钟问题 4374 2个回答

答案对人有帮助，有参考价值 0 首先，这份白皮书已有十多年的历史。这不是错误的，但是作为OFFSET约束的基本介绍写成...... 不过，看一下你告诉我们的事情，这可能不会对你有所帮助。这是在斯巴达论坛上，所以我假设你使用的是Spartan-6。你告诉我们你正在尝试做580Mbps（我认为这是290MHz DDR）。在此速度下，每个单位间隔（UI - 或位周期）为1.7ns。即使假设您的发送设备是“完美的”（即没有时钟数据偏差且时钟数据关系处于采样触发器的“完美”位置），这接近（或过去）无法静态捕获，即使是速度较快的等级之一。您很可能需要为此接口使用某种动态捕获（并且动态捕获接口不使用约束）。 1）这是过时的或错误的。即使时钟通过DCM，定义相对于FPGA的时钟端口的OFFSET IN约束也是完全合法的。这些工具将通过DCM传播时钟并正确计时输入。 2）同样，同样的事情。你绝对可以而且应该（当使用静态时序时）相对于FPGA的端口定义DDR OFFSET IN，即使使用DCM也是如此。 3）确定OFFSET IN的正确值是基于FPGA之外的一大堆内容 - 正在推出接口的设备上数据偏差的时钟 - 即使最好的接口也不要指定小于+/- 100ps - 板上的痕迹 - 这不仅包括跟踪长度不匹配，而且包括 - 信号完整性 - 边缘费率 - PVT（同一层）的电路板变化 - PVT（不同层）的电路板变化 - 所有这些都可能需要spice或IBIS模拟来获得“准确”的值 - 如果你不这样做，那么你需要投入保证金所有这一切最终意味着你已经失去了UI中1.72ns的一部分（甚至可能是很大一部分） 4）如上所述，您几乎肯定必须以此速度使用动态校准。这不仅仅是选择IDELAY的值，而且可能是一种不断调整IDELAY值以跟踪PVT的机制。设计“适当的”方案很复杂。虽然对于某些应用，UG381中描述的“相位检测器”可能是合适的...... Avrum

2019-8-9 10:07:01 评论举报陈玉筠

答案对人有帮助，有参考价值 0 谢谢Avrumw，感谢您告诉我WP已经过时了。我们遇到的问题实际上如下图所示。这是使用DDR SerDes的14位ADC的数据捕获。输入频率是200kHz的正弦波，正如您所看到的那样，肯定存在于整个位空间而不是随机采样。许多位正在被正确接收，但是周期性地（匹配输入频率），我们得到两种跳跃。一个位于第10位，产生1024跳，另一个位于MSB上，允许数据错误地交叉到零电平的另一侧（二进制补码）。我们在内部讨论了解决方案，并以iDELAY为开端。我们知道动态捕获，但这有点冗长。与此同时，我将尝试估计一些跟踪延迟，看看它是否能改善问题。谢谢。埃德

2019-8-9 10:23:29 评论举报陈光琦