源同步的约束该怎么加？

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问答对人有帮助，内容完整，我也想知道答案 0 最近遇到个问题，想请教一下大家 FPGA和一个芯片使用源同步的方式通讯，输出一个时钟CLK和一个数据总线Data Data在内部由全局失踪clk0驱动，想知道Data的offset约束该怎么加啊？我是这样写的：源代码里： (* KEEP="TRUE") wire clk0; assign CLK=clk0; //输出时钟clk0到管脚CLK ucf里： NET "Data<>" OFFSET= OUT 3 ns AFTER "clk0" FALLING; 复制代码结果在编译的时候，ISE报告因为Data不是由clk0驱动的所以把该约束忽略掉了。这是何故呢？难道实际驱动生成Data的时钟被改名了？ 0
2014-12-29 14:43:02　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报小麦地相关推荐 • 输入抖动约束是否对PCIe源时钟有效？ 2462 • FPGA实战演练逻辑篇55：VGA驱动接口时序设计之2源同步接口 5772 • 同步源和PLL源有什么异同？作用是什么？ 1654 • 同步源和PLL源有什么异同，它们的作用是什么？ 3395 • FPGA的reset信号需要加什么SDC约束呢？ 2283 • 与时钟频率不同的源同步数据如何约束？ 3521 • /synthesis atera_chip_lc＝“@pin”/注释里也能加pin脚约束吗 2204 • 为什么功率测量需要时钟？同步源是什么？ 1285 • DCM和PLL上的源或系统如何同步 1202 • 请教在fpga中应该怎样加约束？ 3207 2个回答

答案对人有帮助，有参考价值 0 说个实话，除非你的资源用得非常紧张，在你都很担心的情况下，才加偏移约束，否则即使加上，也起不了多大作用。。。而且你是在out加偏移约束，源同步一般是不理会发送端的，基本都是在接收端做文章，而接收端主要是通过调整类似xilinx的iodelay这种东西来实现，不是通过加什么约束，芯片级的通信，偏移约束已经意义不大。。。

2014-12-29 21:44:40 评论举报 489240