为什么Spartan 6 LX100映射时出现543错误？

大家好，
我目前正在研究Spartan 6 LX100的代码，我已准备好大约70％的代码。
我决定在中途实施设计，以避免最后的任何意外，它不适合。
当我合成设计时，它似乎还有一些空间可以映射：
切片逻辑利用率：
切片寄存器数量：126576中的9353 7％
切片LUT数量：63288中的10582 16％
用作逻辑的数字：63288中的10581 16％
用作记忆的数字：15616中的1 0 0％
用作SRL的编号：1
切片逻辑分布：
使用的LUT触发器对的数量：12463
使用未使用的触发器的数字：12463中的3110 24％
未使用LUT的数量：12463中的1881 15％
完全使用的LUT-FF对的数量：12463中的7472 59％
独特控制集的数量：457
IO利用率：
IO数量：108
保税IOB数量：326个中的101个30％
IOB人字拖/锁扣：61
特定功能利用率：
Block RAM / FIFO数量：268中的153 57％
仅使用Block RAM的数字：153
BUFG / BUFGCTRL数量：16个中的2个12％
DSP48A1的数量：180个中的8个4％
完全使用的LUT-FF的百分比是59％，我认为这是一个很好的数字（可能是错误的）并且意味着我没有太多控制集的问题。
然后我尝试实现设计，它花了我大约20个小时，最后失败了。
地点：543  - 由于设计和/或约束的复杂性，此设计不适合此设备中可用的切片数量。未按类型放置实例：BLOCKRAM 100（97.1）
以下实例是未能放置的最后一组实例：
0. BLOCKRAM
i_AVERAGE_DATA / i_AVG_VALID_COLOUR4_RE_CHT4 / U0 / xst_blk_mem_generator / gnativebm
g.native_blk_mem_gen / valid.cstr / ramloop [0] .ram.r / s6_init.ram / SDP.SIMPLE_PRIM9
。内存
1. BLOCKRAM等......
这些实例可能受到以下约束的影响
（下面的行ID与上面的实例相对应）：
时钟区域限制
0。
CLOCKREGION_X0Y0，CLOCKREGION_X1Y0
1。
CLOCKREGION_X0Y0，CLOCKREGION_X1Y0
等等...
我无法理解为什么我得到这个错误，似乎工具无法将时钟网络路由到BRAM，但为什么呢？
根据报告给我的信息，它无法弄明白。
顺便说一句，我使用LX100的唯一原因是因为我需要266（18K）BRAM用于此设计。
非常感谢您的帮助。
最好的问候，croto



以下为原文

Hi all,
I am currently working on a code for a Spartan 6 LX100 and I have about 70% of the code ready. I have decided to implement the design half-way to avoid any surprises at the end and well, it didn't fit.

When I synthesyze the design it appears to have quite some space left to map:

Slice Logic Utilization: Number of Slice Registers: 9353 out of 126576 7% Number of Slice LUTs: 10582 out of 63288 16% Number used as Logic: 10581 out of 63288 16% Number used as Memory: 1 out of 15616 0% Number used as SRL: 1Slice Logic Distribution: Number of LUT Flip Flop pairs used: 12463Number with an unused Flip Flop: 3110 out of 12463 24% Number with an unused LUT: 1881 out of 12463 15% Number of fully used LUT-FF pairs: 7472 out of 12463 59% Number of unique control sets: 457IO Utilization: Number of IOs: 108Number of bonded IOBs: 101 out of 326 30% IOB Flip Flops/Latches: 61Specific Feature Utilization:Number of Block RAM/FIFO: 153 out of 268 57% Number using Block RAM only: 153Number of BUFG/BUFGCTRLs: 2 out of 16 12% Number of DSP48A1s: 8 out of 180 4%
The percentage of fully used LUT-FF is of 59%, which I reckon is a good number (might be wrong) and means I am not having trouble with too many control sets.

Then I tried to implement the design and it took me about 20 hours and fails at the end.

Place:543 - This design does not fit into the number of slices available in this device due to the complexity of the design and/or constraints.
Unplaced instances by type:
BLOCKRAM 100 (97.1)

The following instances are the last set of instances that failed to place:0. BLOCKRAMi_AVERAGE_DATA/i_AVG_VALID_COLOUR4_RE_CHT4/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[0].ram.r/s6_init.ram/SDP.SIMPLE_PRIM9.ram1. BLOCKRAM etc...These instances could be impacted by the following constraints(the line IDs below correspond with the instances above):Clock Region restrictions0. CLOCKREGION_X0Y0, CLOCKREGION_X1Y01. CLOCKREGION_X0Y0, CLOCKREGION_X1Y0etc...
I can't understand why I am getting this error, it seems like the tool can't route the clock nets to the BRAMs, but why? It can't really figure it out by the information the report is giving me.

By the way, the only reason I am using an LX100 is because I need 266 (18K) BRAMs for this design.

Thanks a lot for the help.

Best regards,
croto