完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我有兴趣在IDDR2和ODDR2前面使用一个IODELAY2作为Spartan 6上60MHz DDR接口的一部分。但我对一些属性和端口感到困惑。
对于IDELAY_TYPE:不管您将其设置为什么,DEFAULT强制IDELAY_VALUE为0的FIXED和DEFAULT之间的区别是什么? 如果我想能够使用inc端口,我认为这会迫使我进入VARIABLE,对吧? SIM_TAP_DELAY有哪些单位? 它表示你可以将它设置在20到100之间。这是否意味着每个tap设置为(SIM_TAP_DELAY)ps? 或者是其他东西? 即如果你将IDELAY_VALUE设置为10而SIM_TAP_DELAY设置为20,你的总延迟将是10 * 20ps = 200ps? 对于DATA_RATE:我假设我想把这个设置为DDR,因为我通过这个做DDR数据? UG381中的描述没有明确说明这一点,但我正在做出这样的假设。 对于CLK,IOCLK0和IOCLK1:我不明白这些之间的差异,以及我应该对它们做些什么。 我知道如果我想使用变量idelay_type,我想要一个时钟进入系统 - 但我不知道它应该进入哪个端口。 此外,相邻IODELAY2块的延迟应该如何匹配? 我的假设是他们会非常相似。 最后,有什么方法可以在我的时钟低于Fmincal(188MHz)时进行校准吗? 我假设没有,但我想我应该问。 任何人都可以对这些事情有所了解吗? 谢谢! 以上来自于谷歌翻译 以下为原文 I am interested in using an IODELAY2 in front of an IDDR2 and ODDR2 as part of a 60MHz DDR interface on a Spartan 6. I'm confused regarding some of the attributes and ports, however. For IDELAY_TYPE: is the difference between FIXED and DEFAULT that DEFAULT forces IDELAY_VALUE to 0, regardless of what you set it to? If I want to be able to use the inc port, I think that forces me into VARIABLE though, right? What are the units of SIM_TAP_DELAY? It says you can set it between 20 and 100. Does that mean that each tap is set to (SIM_TAP_DELAY) ps? or something else? ie if you set IDELAY_VALUE to 10 and SIM_TAP_DELAY to 20, your total delay would be 10*20ps=200ps? For DATA_RATE: I'm assuming I want this set to DDR, since I'm doing DDR data through this? The description in UG381 doesn't explicitly say this, but I'm making that assumption. For CLK, IOCLK0, and IOCLK1: I do not understand the difference between these, and what I'm supposed to do with them. I understand that if I want use of the variable idelay_type, I want a clock going into the system - but I don't know which port it should go into. Further, how matched should the delays in adjacent IODELAY2 blocks be? My assumption is that they'll be very similar. Finally, is there any way to calibrate when my clock is below Fmincal (188MHz)? I am assuming no, but thought I should ask. Can anybody shed some light on these things? Thank you! |
|
相关推荐
2个回答
|
|
你好Vinay!
谢谢你的回复。 你的答案有意义,但我无法正确模拟inc / dec功能。 我的参数如下: IODELAY2#( .COUNTER_WRAPAROUND( “STAY_AT_LIMIT”), .DATA_RATE( “DDR”), .DELAY_SRC( “IO”), .IDELAY2_VALUE(0), .IDELAY_MODE( “NORMAL”), .IDELAY_TYPE( “VARIABLE_FROM_ZERO”), .IDELAY_VALUE(0), .ODELAY_VALUE(20), .SERDES_MODE( “无”), .SIM_TAPDELAY_VALUE(50) ) 我用我的系统时钟给CLK和IOCLK0加载。 我用!CLK给IOCLK1喂食。 如果我将CE设置为高电平一个时钟周期,则忙碌输出变为高电平,直到4个边沿经过IODELAY2输入。 但是,无论我将INC设置为高还是低,延迟都不会改变。 虽然CE很高。 我究竟做错了什么? 谢谢! 以上来自于谷歌翻译 以下为原文 Hi Vinay! Thanks for the response. Your answers make sense, but I'm having trouble simulating the inc/dec function properly. My parameters look like: IODELAY2 #( .COUNTER_WRAPAROUND("STAY_AT_LIMIT"), .DATA_RATE("DDR"), .DELAY_SRC("IO"), .IDELAY2_VALUE(0), .IDELAY_MODE("NORMAL"), .IDELAY_TYPE("VARIABLE_FROM_ZERO"), .IDELAY_VALUE(0), .ODELAY_VALUE(20), .SERDES_MODE("NONE"), .SIM_TAPDELAY_VALUE(50) )I am feeding CLK and IOCLK0 with my system clock. I am feeding IOCLK1 with !CLK. If I set CE high for one clock cycle, the busy output goes high until 4 edges have gone through the IODELAY2 input. But the delay doesn't change, regardless of if I have set INC high or low. while CE was high. What am I doing wrong? Thank you! |
|
|
|
我的问题的一个可能的理论:如果我的数据以低于fmincal的速度进入,我还能使用INC端口吗?
我原以为这很好,但是UG381的这一行让我想到了:“当使用基于校准的模式(VARIABLE_FROM_ZERO,VARIABLE_FROM_HALF_MAX和DIFF_PHASE_DETECTOR)时,最小工作频率(FMINCAL)由完整的最小延迟决定。 256个抽头的延迟块。“ 但我没有使用校准功能 - 所以也许我仍然可以使用它? 任何人都可以澄清一下吗? 谢谢! 以上来自于谷歌翻译 以下为原文 One possible theory for my problem: Can I still use the INC port if my data is coming in at slower than fmincal? I had thought that that was fine, but this line from UG381 makes me think otherwise: "When using calibration-based modes (VARIABLE_FROM_ZERO, VARIABLE_FROM_HALF_MAX, and DIFF_PHASE_DETECTOR) the minimum operational frequency (FMINCAL) is determined by the minimum delay achievable through a full delay block of 256 taps." But I'm not using the calibration function - so maybe I can still use it? Can anybody clarify here? Thank you! |
|
|
|
只有小组成员才能发言,加入小组>>
2355 浏览 7 评论
2776 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2245 浏览 9 评论
3321 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2408 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
721浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
515浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
324浏览 1评论
728浏览 0评论
1927浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-3 10:26 , Processed in 1.188062 second(s), Total 80, Slave 63 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号