我注意到我的代码中有一个小错误,即使我更改了data_in 以下为原文
i noticed i small error in my code, even though i changed the data_in <= x"0123" the error remains the same.
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我想使用我使用CoreGenerator生成的fifo,但是当我尝试映射fifo的实例时,我得到了错误:“Expression有0个元素;正式din需要16个”。
我不明白为什么会这样。 data_in信号的长度是16.任何想法可能是什么问题? 此致,克莱门 以上来自于谷歌翻译 以下为原文 I would like to use the fifo I generated with CoreGenerator but when I try to map the instance of fifo I get en error: "Expression has 0 elements ; formal din expects 16". I don't understand why is that. The length of data_in signal is 16. Any idea what could be the problem? Regards, Klemen |
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5个回答
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嗨,
在第66行和第67行中,我看到您已将data_in和data_out声明为std_logic_vector(15到0)。 您可以尝试将其更改为std_logic_vector(15 downto 0)并重新运行综合吗? 谢谢, 迪皮卡。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi, In lines-66 and 67 I see that you have declared data_in and data_out as std_logic_vector(15 to 0). Can you try changing this to std_logic_vector(15 downto 0) and rerun synthesis? Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left)View solution in original post |
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我注意到我的代码中有一个小错误,即使我更改了data_in 以下为原文 i noticed i small error in my code, even though i changed the data_in <= x"0123" the error remains the same. |
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嗨,
在第66行和第67行中,我看到您已将data_in和data_out声明为std_logic_vector(15到0)。 您可以尝试将其更改为std_logic_vector(15 downto 0)并重新运行综合吗? 谢谢, 迪皮卡。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 以上来自于谷歌翻译 以下为原文 Hi, In lines-66 and 67 I see that you have declared data_in and data_out as std_logic_vector(15 to 0). Can you try changing this to std_logic_vector(15 downto 0) and rerun synthesis? Thanks, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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天啊:)谢谢,这解决了问题:)
这个帖子可以删除...... 以上来自于谷歌翻译 以下为原文 OMG :) thank you, this solved the problem :) This thread can be erased... |
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嗨,
@fogl 请通过回答关闭线程。注意,Deepika。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 以上来自于谷歌翻译 以下为原文 Hi, @fogl Please close the thread by making the answer. Regards, Deepika. Thanks, Deepika. -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (the star on the left) |
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