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`timescale 1ns/100ps
module Data_SCRAM_tb; wire [7:0] Data_out; wire k_flag; reg[7:0] Data_in; reg clk,rst; initial begin clk=0; rst=0; #2 rst=1; #1000 $stop(); end always #1 clk=~clk; always @(posedge clk or negedge rst) begin if(!rst) Data_in<=8'b00000000; else Data_in<=Data_in+8'b00000001; end Data_SCRAM Dtest(Data_in,Data_out,clk,rst,k_flag); endmodule run gate-level 然后就出错了 # ** Error: (vsim-3053) E:/Quartus1/raoma/Data_SCRAM_tb.v(23): Illegal output or inout port connection for "port 'Data_out'". # Region: /Data_SCRAM_tb/Dtest 
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3个回答
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想写好testbench，要看看自己的语法和结构是够正确，你的 module “Data_SCRAM_tb”根本没有例化。多看看这样的例子再写testbench，祝好~~
最佳答案
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2015-3-30 20:21:19
评论
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thanks 位置映射果然不靠谱 |
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timescale 1ns/100ps
module Data_SCRAM_tb; wire [7:0] Data_out; wire k_flag; reg[7:0] Data_in; reg clk,rst; initial begin clk=0; rst=0; #2 rst=1; #1000 $stop(); end always #1 clk=~clk; always @(posedge clk or negedge rst) begin if(!rst) Data_in<=8'b00000000; else Data_in<=Data_in+8'b00000001; end Data_SCRAM Dtest(Data_in,Data_out,clk,rst,k_flag); endmodule run gate-level 然后就出错了 # ** Error: (vsim-3053) E:/Quartus1/raoma/Data_SCRAM_tb.v(23): Illegal output or inout port connection for "port 'Data_out'". # Region: /Data_SCRAM_tb/Dtest 看不懂 |
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2015-4-3 22:24:03
评论
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