没有信号连接到计数器

嗨，我正在vhdl中写一个向上/向下计数器。当我模拟行为时这是正确的但是RTLschematic似乎是错误的。
似乎没有信号连接到计数器（图中的m_buf1）。为什么会发生这种情况？
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用ieee.std_logic_arith.all;
使用ieee.std_logic_unsigned.all;
实体counter8是
端口（数据：输入STD_LOGIC_VECTOR（7 downto 0）;
reset：在STD_LOGIC中;
EN：在STD_LOGIC中;
load：在STD_LOGIC中;
up：in bit;
clk：在STD_LOGIC中）;
结束计数器8;
架构行为的反8是
signal m_buf：std_logic_vector（7 downto 0）：=“00000000”;
开始
过程（CLK，复位）
开始
如果reset ='0'则 - 重置计数器
m_buf



以下为原文

Hi, I am writing an up/down counter in vhdl.It is correct when I simulated behaviorally but RTL schematic seems wrong.
It seems that no signals connect to the counter(m_buf1 in the figure).Why did it happen?
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter8 is    Port ( data : inout  STD_LOGIC_VECTOR (7 downto 0);           reset : in  STD_LOGIC;           en : in  STD_LOGIC;           load : in  STD_LOGIC;           up : in  bit;           clk : in  STD_LOGIC);end counter8;architecture Behavioral of counter8 issignal m_buf:std_logic_vector(7 downto 0):="00000000";beginprocess(clk,reset)beginif reset='0' then --reset the counterm_buf<="00000000";elsif (clk'event and clk='1' ) then --rising edge  if load='0' then  m_buf<=data;--load dataelse --enable the counter  if up='1' then    m_buf<=m_buf+1;  else    m_buf<=m_buf-1;  end if;  end if;end if;end process;process(m_buf,load)  beginif(load='1') then---data<=m_buf;elsedata<="ZZZZZZZZ";end if;  end process;end Behavioral;