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19 个讨论
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如果这样配置的话, 说明Reset功能应该是正常的. 另外测试模式都正常,说明数字接口没有时序问题. 可以改变输入的信号幅度看采样结果如何. 另外你这个结果是在SNRBOOST enable还是disable下测得的? |
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最低bit峰峰值为35mv，其他比特位65mv，会不会是最低bit的峰峰值过低，导致ADC转换为0 |
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这个测量结果不正常. 默认配置下输出的幅度应该有350mV. 所以即使是65mV也不正常. 请确认测量方法是否正确. (探头和示波器设置) 如果配置没问题的话, 可以尝试配置0x01寄存器增大输出幅度. |
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刚才可能测试问题，现在测了下，最低bit峰峰值为240mv 其他比特位440mv 0x01选择350mv with 100欧姆 |
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最低位bit P端和N端震荡时的高电平不一致，P为1.4V，N为1.1V，振幅380vpp，无法形成有效的lvds信号， 正常位bit P端和N端的高电平一致，均为1.4v，振幅为680vpp。这是不正常的吧，什么会对此有影响呢？ |
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nhonglan 发表于 2019-5-30 21:45 数字输出的共模应该是1.05V左右. 如果最低bit都是这样的话, 测试模式应该也不正常啊. 而且最低两个bit都不正常应该. 有办法断开FPGA么? 在器件管腿上加100Ohm端接, 看最低bit摆幅怎样. 如果还不正常, 考虑器件损坏的可能. |
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ADC输出管脚最比bit虽然一直为0，但是在FPGA内经过DDR转换为11bit数据后，最低bit是不为0的，看翻转应该是正确的。 为何会这样 |
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只有小组成员才能发言，加入小组>>
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