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嗨,
我使用Micrel的PHY芯片在Spartan 6上实现了TEMAC示例设计。 数据从FPGA发送到我的主机PC,但是在连接之后,我发现丢失了数据包(我在数据帧中包含了一个数据包ID字段)。 我在virtex5评估板上进行了相同的示例测试而没有丢失。 在FPGA内部,我使用LED指示传输过程中的数据包ID错误,但传输似乎没有数据包ID错误或任何传输错误。 我现在感到困惑,丢失的数据包在哪里?物理层会导致数据包丢失吗? 或者时间问题(ISE工具对我提出的时序约束感到满意)。 有人可以帮帮我吗? 提前致谢。 子房 以上来自于谷歌翻译 以下为原文 Hi, I implemented a TEMAC example design on Spartan 6, using a PHY chip from Micrel. The data is sent from the FPGA to my host PC, however after it is connected, I found there are packets lost (I included a packet id field within the data frame). I did the same example test on the virtex5 evaluation board without such lost. Within the FPGA, I use a LED to indicate the packet id error during the transmission, but the transmission seems all right without packet id error or any transmission error. I am now puzzled, where are the lost packets? Can the physical layer cause the packet lost? Or the timing issue (the ISE tool is happy with the timing constraint I put). Anyone can help me? Thanks in advance. Zifang |
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1个回答
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如果pc无法处理从fpga发送的数据包,则数据包可能会丢失。
一种方法是在pc端看到wireshark软件上的数据包。 但我不知道你是如何使用virtex 5工作的。其他方式,是在发送的数据包之间给予延迟。 其他方式是确认从fpga接收的数据包。 为此,您需要使TEMAC上的接收器处于活动状态。 希望这可以帮助! 以上来自于谷歌翻译 以下为原文 Packets can be lost if the pc cannot process the packets that are sent from fpga. One way to know is to see the packets on wireshark software on the pc side. But i dont know how you got it to work using virtex 5. Other way, is to give delay between packets sent. Other ways, is to ACK the packets that are received from the fpga . For this, you will need to make the receiver on the TEMAC active. Hope this helps! |
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