DDR2 RAM Spartan 3AN后置仿真不起作用

嘿，
我已为MIG 2.2为Spartan 3AN板生成DDR2控制器。
CLK 132 MHz
数据宽度为16位，带数据掩码
没有DCM
DCM创建时66 MHz输入高达132 MHz，另一个DCM用于90°转换我觉得没什么特别的
控制器在行为模拟中工作正常但我在路线后模拟中遇到了一些问题。
写入命令在两种模拟中都有效，但读取命令在后置放置模拟中不起作用。
我认为问题是data_valid信号和user_data_output信号。
当它应该变为'1'时，该信号变为'X'。
我已经搜索了一些解决方案，并找到了FIFO 0和1.我认为这个FIFO会产生一些延迟，并且dqs_div信号会为输入数据提供一些时序。
现在我不知道该怎么做，我有一个时序约束问题dqs_div_rst信号
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==============================时序约束：NET“main_00 / top0 / dqs_div_rst”MAXDELAY = 0.46 ns; 1分析，
1检测到失败的网络.1检测到定时错误。最大净延迟为0.468ns .---------------------------------
----------------------------------------------- Slack： -
0.008ns main_00 / top0 / dqs_div_rstError：0.468ns延迟超过0.460ns时序约束0.008nsFrom To Delay（ns）F18.I SLICE_X63Y81.G3 0.468 F18.I SLICE_X62Y80.G3 0.406 F18.I SLICE_X62Y81.F3 0.405 F18.I SLICE_X62Y81。
G4 0.444 F18.I SLICE_X63Y80.F3 0.436 F18.I SLICE_X63Y80.G2 0.467 ----------------------------------
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我没有改变这是MIG 2.2的例子。
在一些笔记中，我读到rst_dqs_in和rst_dqs_out信号创建一个循环。
在我的测试平台中，我使用rst_dqs_in作为dqs_in的输入：

rst_dqs_in 以下为原文

Hey,

I have generate a DDR2 Controller for the Spartan 3AN board with MIG 2.2.

CLK 132 MHz
data width 16bit with Data mask
and without DCM

The DCM is create with 66 MHz input  up to 132 MHz and another DCM for shifting  90° I think nothing special

The controller works fine in behavioral simulation but I have some problems in Post-Route simulation.
Write commands works in both simulation, but read commands don't work in Post Place simulation.
I think the problem is the data_valid signal and user_data_output signal. This signals becomes 'X' when it should go '1'.

I have search for some solution why and find the FIFO 0 and 1. I think this fifos make some delays and with the dqs_div signal some timing for incoming data.

Now I don't know what to do, I have one timing constrain problem the dqs_div_rst signal

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Timing constraint: NET "main_00/top0/dqs_div_rst" MAXDELAY = 0.46 ns;

1 net analyzed, 1 failing net detected.
1 timing error detected.
Maximum net delay is   0.468ns.
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Slack:                  -0.008ns main_00/top0/dqs_div_rst
Error:      0.468ns delay exceeds   0.460ns timing constraint by 0.008ns
From                              To                                Delay(ns)
F18.I                             SLICE_X63Y81.G3                       0.468  
F18.I                             SLICE_X62Y80.G3                       0.406  
F18.I                             SLICE_X62Y81.F3                       0.405  
F18.I                             SLICE_X62Y81.G4                       0.444  
F18.I                             SLICE_X63Y80.F3                       0.436  
F18.I                             SLICE_X63Y80.G2                       0.467  

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I have nothing changed this is the example from MIG 2.2.
  
In some notes i'd read the rst_dqs_in and rst_dqs_out signals create a loop.

In my testbench i used rst_dqs_in as input for dqs_in:
rst_dqs_in<=rst_dqs_out;
Is this correct?

At the moment I can't flash my board I get a new in several days. So i can't test the programm in hardware.
Is this only a simulation problem??? The READ commands with the Simulation model(micron) works fine.

Have someone a solution or some information what could be wrong?


regards jt