Isquestion spartan3mig23_entity没有dqs_n信号吗

我正在运行mig_23程序。
二手FPGA器件：sprtan3  -  XC3S1000  -  FG456  - （速度：-4）
二手DDR2内存：MT47H32M16BN-3（美光）
我用上面的信息生成了ddr2控制器。
但实体中的ddr2控制器isnodqs_n信号。
以下情况。
=========================================
实体mig_23是端口（cntrl0_ddr2_dq：INOUT std_logic_vector（15 DOWNTO 0）; cntrl0_ddr2_a：出std_logic_vector（12 DOWNTO 0）; cntrl0_ddr2_ba：出std_logic_vector（1 DOWNTO 0）; cntrl0_ddr2_cke：出STD_LOGIC; cntrl0_ddr2_cs_n：出STD_LOGIC; cntrl0_ddr2_ras_n：出STD_LOGIC;
cntrl0_ddr2_cas_n：出STD_LOGIC; cntrl0_ddr2_we_n：出STD_LOGIC; cntrl0_ddr2_odt：出STD_LOGIC; cntrl0_ddr2_dm：出std_logic_vector（1 DOWNTO 0）; cntrl0_rst_dqs_div_in：在STD_LOGIC; cntrl0_rst_dqs_div_out：出STD_LOGIC; reset_in_n：在STD_LOGIC; cntrl0_burst_done：在STD_LOGIC; cntrl0_init_done：出STD_LOGIC;
cntrl0_ar_done：出STD_LOGIC; cntrl0_user_data_valid：出STD_LOGIC; cntrl0_auto_ref_req：出STD_LOGIC; cntrl0_user_cmd_ack：出STD_LOGIC; cntrl0_user_command_register：在std_logic_vector（2 DOWNTO 0）; cntrl0_clk_tb：出STD_LOGIC; cntrl0_clk90_tb：出STD_LOGIC; cntrl0_sys_rst_tb：出STD_LOGIC; cntrl0_sys_rst90_tb：出STD_LOGIC;
cntrl0_sys_rst180_tb：out std_logic; cntrl0_u
ser_output_data：out std_logic_vector（31 downto 0）;
cntrl0_user_input_data：在std_logic_vector中（31 downto 0）;
cntrl0_user_data_mask：在std_logic_vector中（3 downto 0）;
cntrl0_user_input_address：在std_logic_vector中（24 downto 0）;
clk_int：在std_logic中;
clk90_int：在std_logic中;
dcm_lock：在std_logic中;
cntrl0_ddr2_dqs：inout std_logic_vector（1 downto 0）;
cntrl0_ddr2_ck：输出std_logic_vector（0 downto 0）;
cntrl0_ddr2_ck_n：out std_logic_vector（0 downto 0））; end mig_23;
==================================================
====
上面的实体没有cntrl0_ddr2_dqs_n信号。
但是，使用mig23 ddr2_controller的virtex4是dqs_n信号。
所以，Isquestion spartan3mig23_entity没有dqs_n信号？
等待你的回复。
先谢谢你。



以下为原文

I running mig_23 program .

Used FPGA Device : sprtan3 - XC3S1000 - FG456 - (speed : -4 )
Used DDR2 memory : MT47H32M16BN-3 ( Micron )

I generated ddr2 controller with Above information.

but ddr2 controller is no dqs_n signal in entity.
below contexts.
=========================================
entity mig_23 is
  port (
      cntrl0_ddr2_dq                : inout std_logic_vector(15 downto 0);
      cntrl0_ddr2_a                 : out   std_logic_vector(12 downto 0);
      cntrl0_ddr2_ba                : out   std_logic_vector(1 downto 0);
      cntrl0_ddr2_cke               : out   std_logic;
      cntrl0_ddr2_cs_n              : out   std_logic;
      cntrl0_ddr2_ras_n             : out   std_logic;
      cntrl0_ddr2_cas_n             : out   std_logic;
      cntrl0_ddr2_we_n              : out   std_logic;
      cntrl0_ddr2_odt               : out   std_logic;
      cntrl0_ddr2_dm                : out   std_logic_vector(1 downto 0);
      cntrl0_rst_dqs_div_in         : in    std_logic;
      cntrl0_rst_dqs_div_out        : out   std_logic;
      reset_in_n                    : in    std_logic;
      cntrl0_burst_done             : in    std_logic;
      cntrl0_init_done              : out   std_logic;
      cntrl0_ar_done                : out   std_logic;
      cntrl0_user_data_valid        : out   std_logic;
      cntrl0_auto_ref_req           : out   std_logic;
      cntrl0_user_cmd_ack           : out   std_logic;
      cntrl0_user_command_register  : in    std_logic_vector(2 downto 0);
      cntrl0_clk_tb                 : out   std_logic;
      cntrl0_clk90_tb               : out   std_logic;
      cntrl0_sys_rst_tb             : out   std_logic;
      cntrl0_sys_rst90_tb           : out   std_logic;
      cntrl0_sys_rst180_tb          : out   std_logic;
      cntrl0_user_output_data       : out   std_logic_vector(31 downto 0);
      cntrl0_user_input_data        : in    std_logic_vector(31 downto 0);
      cntrl0_user_data_mask         : in    std_logic_vector(3 downto 0);
      cntrl0_user_input_address     : in    std_logic_vector(24 downto 0);
      clk_int                       : in    std_logic;
      clk90_int                     : in    std_logic;
      dcm_lock                      : in    std_logic;
      cntrl0_ddr2_dqs               : inout std_logic_vector(1 downto 0);
      cntrl0_ddr2_ck                : out   std_logic_vector(0 downto 0);
      cntrl0_ddr2_ck_n              : out   std_logic_vector(0 downto 0)
    );
end mig_23;
======================================================
Above entity is no cntrl0_ddr2_dqs_n signals.


but , virtex4  using mig23  ddr2_controller is dqs_n signals.

so ,Is  question  spartan3 mig23_entity  no dqs_n signal ?

Waiting for your reply.
Thank you in advance.