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使用器件XC2S100E-6TQ144，我需要将4个GCK引脚中的3个配置为通用I / O引脚。
第4个GCK用作100MHz时钟。 当我使用其他3个GCK引脚作为通用I / O引脚时，在“器件设计”期间出现以下错误： 说明关键字：错误：包装：1107，包装，IBUFMy设计在MAP期间出现包装错误而失败，并显示以下消息。 该消息似乎表明PAD和BUF符号不能组合成IOB组件。 可能是这种情况吗？“错误：包装：1107 - 无法将以下符号组合成单个IOB组件：BUF符号”XLXN_3_IBUF“（输出信号= XLXN_3_IBUF）PAD符号”XLXN_3“（焊盘信号= XLXN_3）以下各项 constraints为IOB类型的组件指定非法物理站点：符号“XLXN_3”（LOC = N6）请相应地更正约束。“ 如何配置这些3针作为通用I / O正常运行？ 以上来自于谷歌翻译 以下为原文 Using device XC2S100E-6TQ144, I need to configure 3 out of the 4 GCK pins as general purpose I/O pins. The 4th GCK is being used as a 100MHz clock. When I use the other 3 GCK pins as general I/O pins I get the following error during "Implement Design": Description Keywords: ERROR:Pack:1107, pack, IBUF My design is failing with a pack error during MAP with the following message. The message seems to indicate that a PAD and BUF symbol cannot be combined into an IOB component. Can this be the case? "ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB component: BUF symbol "XLXN_3_IBUF" (Output Signal = XLXN_3_IBUF) PAD symbol "XLXN_3" (Pad Signal = XLXN_3) Each of the following constraints specifies an illegal physical site for a component of type IOB: Symbol "XLXN_3" (LOC=N6) Please correct the constraints accordingly." How do i configure these 3 pins to function properly as general I/O? 
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5个回答
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你可能会觉得这很有用：
http://www.xilinx.com/support/answers/21819.htm(Virtex / Spartan II MAP - GCLK IO上的“ERROR：Pack：1107”） 如果您在网站上搜索“ERROR：PACK：1107”，这是第3个链接 祝你好运， BT 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 You will likely find this useful: http://www.xilinx.com/support/answers/21819.htm (Virtex/Spartan II MAP - "ERROR:Pack:1107" on GCLK IOs) It is the 3rd link if you search the site for "ERROR:PACK:1107" Good luck, bt View solution in original post |
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你可能会觉得这很有用：
http://www.xilinx.com/support/answers/21819.htm(Virtex / Spartan II MAP - GCLK IO上的“ERROR：Pack：1107”） 如果您在网站上搜索“ERROR：PACK：1107”，这是第3个链接 祝你好运， BT 以上来自于谷歌翻译 以下为原文 You will likely find this useful: http://www.xilinx.com/support/answers/21819.htm (Virtex/Spartan II MAP - "ERROR:Pack:1107" on GCLK IOs) It is the 3rd link if you search the site for "ERROR:PACK:1107" Good luck, bt
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谢谢你的帮助！
还有一个问题。 作为通用I / O连接到GCK引脚的信号之一是std_logic_vector（3 downto 0），并给出以下错误： “错误：MapLib：94 - 该设计包含4个以上的GCLKIOB。此设备中GCLKIOB的最大数量为4.请更正设计。” 以下是澄清设计的整体情况： GCK0连接到“signal1”：在std_logic中 GCK1连接到“signal2（0）”，它是：std_logic_vector中的一部分（3 downto 0） GCK2连接到“signal3”：在std_logic中 GCK3连接到“clk100mhz”：在std_logic中 然后在架构中： 属性buffer_type：string;信息的属性buffer_type1：信号是“ibufg”;信号的属性buffer_type：信号是“ibufg”; **这就是问题所在; ISE不会让我在这里说“signalname2（0）”; 所以将所有的signal2设置为ibufg，从而创建了不止四个**属性buffer_type of signal3：signal是“ibufg”;属性buffer_type of clk100mhz：signal是“ibufg”; 有什么建议么？ （如果重要，我正在使用ISE9.2） 以上来自于谷歌翻译 以下为原文 Thanks for your help! One more issue with this. One of the signals connected as a general purpose I/O to a GCK pin is a std_logic_vector(3 downto 0) and gives the following error: "ERROR:MapLib:94 - The design contains more than 4 GCLKIOBs. The maximum number of GCLKIOBs in this device is 4. Please correct the design." Here's the overall picture to clarify the design: GCK0 is connected to "signal1" : in std_logic GCK1 is connected to "signal2(0)" which is part of: in std_logic_vector(3 downto 0) GCK2 is connected to "signal3" : in std_logic GCK3 is connected to "clk100mhz" : in std_logic and then in the architecture: attribute buffer_type: string; attribute buffer_type of signal1: signal is "ibufg"; attribute buffer_type of signal2: signal is "ibufg"; ** here's where the problem lies; ISE won't let me just say "signalname2(0)" here; so it's setting all of signal2 to be ibufg, thus creating more than four ** attribute buffer_type of signal3: signal is "ibufg"; attribute buffer_type of clk100mhz: signal is "ibufg"; Any suggestions? (I'm using ISE9.2 if that matters) |
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2快速建议
- 将signal2声明分解为4个独立的信号而不是4位向量，这样您就可以将适当的属性应用于将使用IBUFG的信号。 可能是你的HDL和你的ucf文件的一个小改动。 要么 - 指定“none”的buffer_type属性，然后手动将3个signal2非时钟输入的IBUF和另一个IBUFG的IBUF插入HDL。 由于插入的输入缓冲区（当前由XST自动添加），因此稍微更改为此处所需的HDL。 BT 以上来自于谷歌翻译 以下为原文 2 quick suggestions -break out the signal2 declaration into 4 separate signals instead of a 4-bit vector so you can apply the appropriate attribute to the signal that will use the IBUFG. Likely a small change to your HDL and possibly your ucf file. or -specify the buffer_type attribute of "none" and then manually insert into your HDL an IBUF for the 3 signal2 non-clock inputs and an IBUFG for the other one. Slightly change to your HDL required here because of the inserted input buffers (currently being added by XST automatically). bt |
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只有小组成员才能发言，加入小组>>
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